本实用新型涉及一种TTL液晶接口到LVDS接口的转换电路。
背景技术：
TFT-LCD（液晶模块）接口一般为TTL或LVDS接口，显示时输入电平和时序符合要求的数据和控制信号，驱动液晶显示。如果液晶是LVDS接口，而驱动液晶显示CPU输出是TTL电平的话，采用TTL转LVDS专用转换芯片，转换为LVDS供液晶使用。
技术实现要素：
本实用新型提供一种TTL液晶接口到LVDS接口的转换电路和转换方法，以解决现有技术存在的问题。
本实用新型采用以下技术方案：
一种TTL液晶接口到LVDS接口的转换电路，包括设置在CPU和液晶屏之间的转换电路，所述转换电路包括FPGA，FPGA上连接有存储器、晶振、电源模块。
所述存储器包括DDR3存储器和FLASH存储器。
所述FPGA上还连接有VGA转换模块，所述VGA转换模块连接外部的VGA设备。
所述晶振频率为200Mhz。
本实用新型设置了额外的缓存器缓存需要在后级显示端显示的数据，同时与作为缓存器的存储器连接的FPGA模块，不需要设置LVDS专用转换芯片。
附图说明
图1为本实用新型的原理框图。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细说明。
本实用新型提供一种TTL液晶接口到LVDS接口的转换电路，用于对TTL液晶接口到LVDS的信号进行转换输出，该转换电路包括设置在CPU和液晶屏之间的转换电路，而转换电路包括FPGA，FPGA上连接有存储器、晶振、电源模块。
上级CPU发送的TTL信号发送给FPGA后，通过FPGA发送到存储器中进行缓存，后级显示端需要显示数据时，通过FPGA从缓存中读取数据进行转换后，发送给后级显示端进行显示。
而上述的存储器包括DDR3存储器和FLASH存储器。DDR3存储器作为缓存存储器。
VGA上还连接有VGA转换模块， VGA转换模块连接外部的VGA设备。因此，本实用新型能够进行LVDS液晶显示和连接VGA设备进行VGA设备的显示。
FPGA采用xilinx公司的ARTIX 7系列FPGA，该款FPGA能够支持DDR3接口，具有足够数量的IO口，具有多路LVDS接口。
CPU输出TTL电平的液晶驱动信号较多，本转换电路的实施方式中采用的是565格式的数据格式，即RGB信号通道分别为5bit，6bit，5bit。再加上CLK、Hsync和Vsync及DE信号，至少需要20根IO口。DDR3(256M BYTE)数据线16根，地址线16根，控制线6根，时钟线3对差分，再加上输出的LVDS接口的4对共8根线，以及驱动VGA信号输出至少需要20个IO口，因此选用了BGA234封装的XC7A35T作为FPGA。FPGA自身不能存储程序，上电时需要从外部加载程序执行，存储程序的FLASH选用SPANSION的S25FL512。
XC7A35T FPGA分为4个BANK，每个BANK IO电压不一样，本实用新型将BANK34和BANK35合在一起作为DDR3接口的访问BANK，其中BANK34为DDR3高8位数据线和高8位控制线的，BANK35为DDR3时钟线、地址线、低8位数据线和低8位控制线访问BANK。
VGA接口选择FPGA的BANK15，BANK电压2.5V，经过TTL转VGA芯片ADV7125后输出为VGA接口。
BANK14作为普通IO口，BANK电压3.3V，连接CPU输出的TTL液晶驱动信号，能够检测到行、场、数据有效等变化，对信号进行采集。
下面对各个模块进行详细说明：
DDR3模块：作为目前主流的存储器，具有较高的访问速率，较大的存储容量。本实用新型选择了镁光的MT41K256M16HA作为存储器，存储位宽16位，容量256MByte。时序和容量能够满足方实用新型所需。
晶振：由于FPGA需要有参考时钟200M，也需要主时钟，当主时钟和参考时钟频率相同时，可以省去一个参考时钟，而选择参考时钟为主时钟。又由于DDR3的时钟需要和DDR3的接口在同一个BANK上，电平要兼容DDR3的电平，1.5V。因此本实用新型巧妙的采用了频率200Mhz的差分输出的晶振作为主时钟，同时也是参考时钟，晶振2.5V供电，输出LVDS差分信号电平符合BANK34，BANK35的电平要求。
电源由于FPGA需要多种电源，再加上模块所需电源，共计有：3.3V,1.5V,2.5V,1.8V,1.0V,0.75V等几种。选用了linear公司的LTC3370作为主电源，可输出4路电压，再配合其他电压芯片，生成符合使用要求的电源。
VGA转换模块采用VGA转换芯片ADV7125，由其转换为符合VGA接口的信号输出。
为支持LVDS接口液晶，需要输出为符合LVDS电平要求，BANK15采用2.5V电源，即支持CPU输出的TTL液晶驱动信号，又可以输出符合LVDS电平信号的差分信号。需要注意的是，LVDS信号的P、N要接在BANK上的差分管脚上。
本实用新型了额外的缓存器缓存需要在后级显示端显示的数据，同时与作为缓存器的存储器连接的FPGA模块，通过DDR3缓存显示数据以后，再从缓存数据中读取需要显示的数据，输出信号稳定，能够避免出现不显示、闪烁、亮线、杂点的情况。
以上所述的仅是本实用新型的优选实施方式，应当指出，对于本领域的技术人员来说，在不脱离本实用新型整体构思前提下，还可以作出若干改变和改进，这些也应该视为本实用新型的保护范围。