【附图说明】
[0025]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本发明，但并不构成对本发明的限制。在附图中:
[0026]图1为本发明实施方式提供的栅极驱动电路的结构示意图；
[0027]图2为图1所示栅极驱动电路中反相器的电路图；
[0028]图3为图1所示栅极驱动电路的电路图；
[0029]图4为图3所示栅极驱动电路中各信号的时序图；
[0030]图5为反相器包括四个电流放大单元时的电路图；
[0031]图6为图5所述反相器中各信号的时序图。
[0032]其中，附图标记:
[0033]1:移位寄存器；2:反相器；20:电流放大单元；21:外下拉单元；201:上拉模块；202:上拉保持模块；203:内下拉模块；204:驱动晶体管。
【具体实施方式】
[0034]以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发明。
[0035]本发明提供一种栅极驱动电路的实施方式，图1为本发明实施方式提供的栅极驱动电路的结构示意图。如图1所示，在本实施方式中，所述栅极驱动电路包括多级移位寄存器1，每级移位寄存器I与一个反相器2连接。所述移位寄存器I用于向所述反相器2提供第一信号INPUT_NOT和第二信号INPUT，所述第一信号INPUT_NOT为高电平时，所述第二信号INPUT为低电平，所述第一信号INPUT_NOT为低电平时，所述第二信号INPUT为高电平。所述反相器2接收所述第一信号INPUT_NOT和第二信号INPUT，且其输出端OUT与发光器件的阳极连接，用于根据所述第一信号INPUT_N0T和第二信号INPUT，生成发光信号，输入到所述发光器件中，驱动所述发光器件发光。
[0036]所述反相器2包括至少两个电流放大单元20，以及外下拉单元21。其中，每个电流放大单元20包括上拉模块201、上拉保持模块202、内下拉模块203和驱动晶体管204。具体地，每个电流放大单元20中，所述上拉模块201接收所述第一信号INPUT_N0T，并与上拉保持模块202，以及所述驱动晶体管204的栅极连接；所述上拉模块201用于将所述发光信号的电位上拉。所述上拉保持模块202还与所述驱动晶体管204的栅极连接；所述上拉保持模块202用于保持所述发光信号的电位处于上拉状态。所述内下拉模块203接收第二信号INPUT，并与所述驱动晶体管204的栅极连接；所述内下拉模块203用于将所述上拉保持模块202及驱动晶体管204的栅极的电位下拉。所述驱动晶体管204的源极与高电压端连接，漏极与输出端连接。所述外下拉单元21接收第二信号INPUT，并与所述输出端连接；所述外下拉单元21用于将所述发光信号的电位下拉。
[0037]本实施方式提供的栅极驱动电路，其每级移位寄存器I与一个反相器2连接，反相器2根据移位寄存器I提供的第一信号和第二信号，生成发光信号，驱动发光器件发光；在该过程中，可以采用交流电源信号，对驱动晶体管的阈值电压进行补偿，与现有技术相比，可以减少薄膜晶体管和/或电容的数量，提高显示装置的开口率。并且，本实施方式提供的栅极驱动电路输入到发光器件中的电平和电流较大，可以实现高电平和大电流输出。
[0038]具体地，所述每个所述电流放大单元20与所述移位寄存器I的上拉节点和下拉节点连接，所述外下拉单元21与所述移位寄存器I的上拉节点连接；所述下拉节点向所述电流放大单元20提供第一信号INPUT_N0T，所述上拉节点向所述电流放大单元20及外下拉单元21提供第二信号INPUT。
[0039]需要说明的是，第一信号INPUT_N0T和第二信号INPUT的提供者并不限于移位寄存器I的上拉节点、下拉节点，即:电流放大单元20和外下拉单元21还可以与移位寄存器I的其他节点或位置连接，只需所述节点和位置能够提供反相器2所需的第一信号INPUT_NOT和第二信号INPUT即可。
[0040]所述反相器2中，电流放大单元20的数量为偶数，每两个电流放大单元20彼此对应。如图2所示，每个电流放大单元20中，上拉模块201包括a晶体管和b晶体管；所述a晶体管的栅极连接所述第一信号INPUT_N0T，源极与一时钟信号端连接，漏极与所述b晶体管的栅极和源极连接；所述b晶体管的漏极与该电流放大单元20中的上拉保持模块202，以及驱动晶体管204的栅极连接。并且，在彼此对应的两个电流放大单元20中，a晶体管的源极所连接的时钟信号端不同(例如在图2中，两个电流放大单元20中的a晶体管的源极所连接的分别为时钟信号端CLK1、时钟信号端CLK2);且在该两个时钟信号端中，任意一个时钟信号端为低电平时，另一时钟信号端为高电平。
[0041]每个电流放大单元20中，上拉保持模块202包括c晶体管和C电容；所述c晶体管的栅极与所述b晶体管的漏极连接，源极与一时钟信号端连接，漏极与C电容的第一端连接；所述C电容的第二端连接在所述b晶体管的漏极和所述C晶体管的栅极之间。并且，在每个电流放大单元中，c晶体管的源极所连接的时钟信号端与a晶体管的源极所连接的时钟信号端不同(例如在图2中的一个电流放大单元20中，c晶体管的源极所连接的为时钟信号端CLK2，a晶体管的源极连接的为时钟信号端CLK1);且在该两个时钟信号端中，任意一个时钟信号端为低电平时，另一时钟信号端为高电平。
[0042]每个电流放大单元20中，所述内下拉模块203包括d晶体管；所述d晶体管的栅极连接所述第二信号INPUT，源极连接一低电压端，漏极连接在所述c晶体管的栅极与所述C电容的第二端之间。
[0043]在本实施方式中，所述外下拉单元21包括e晶体管；所述e晶体管的栅极连接所述第二信号INPUT，源极与一低电压端连接，漏极与所述输出端OUT连接。
[0044]优选地，每个电流放大单元20中所述a晶体管的源极所连接的时钟信号端与该电流放大单元20对应的电流放大单元20中c晶体管的源极所连接的时钟信号端相同。例如，图2所示，在一个电流放大单元20中，a晶体管的源极所连接的为时钟信号端CLKl，c晶体管的源极所连接的为时钟信号端CLK2，在该电流放大单元20对应的另一个电流放大单元20中，a晶体管的源极所连接的为时钟信号端CLK2，c晶体管的源极所连接的为时钟信号端CLKl。上述设置可以减少时钟信号端的数量，从而可以降低栅极驱动电路所占用的面积，有助于提高显示装置的开口率。
[0045]在本实施方式中，所述电流放大单元20的数量可以为两个。在此情况下，所述反相器2的电路图可以如图3所示。具体地，第一个所述电流放大单元20中，所述上拉模块201包括第一晶体管Ml和第二十三晶体管M23 ;所述第一晶体管Ml的栅极连接所述第一信号INPUT_N0T，源极与第一时钟信号端CLKl连接，漏极与所述第二十三晶体管M23的栅极和源极连接；所述第二十三晶体管M23的漏极与第一个电流放大单元20中的所述上拉保持模块202，以及第三晶体管M3的栅极连接，其中，所述第三晶体管M3即该电流放大单元20中的驱动晶体管204 ;_卩:所述第一晶体管Ml为该电流放大单元20中的a晶体管，第二十三晶体管M23为该电流放大单元20中的b晶体管。所述上拉保持模块202包括第二晶体管M2和第一电容Cl ;所述第二晶体管M2的栅极与所述第二十三晶体管M23的漏极连接，源极与所述第二时钟信号端CLK2连接，漏极与所述第一电容Cl的第一端连接；所述第一电容Cl的第二端连接在所述第二十三晶体管M23的漏极与所述第二晶体管M2的栅极之间；即:所述第二晶体管M2为该电流放大单元20中的c晶体管，所述第一电容Cl为该电流放大单元中的C电容；其中，所述第二时钟信号端CLK2的电平与第一时钟信号端CLKl的电平相反，即:在第一时钟信号端CLKl的电平为低电平时，第二时钟