的电流信号。第二十一晶体管M21的开启，会使高电压端VGH经第二十一晶体管M21与输出端OUT连接。
[0056]从而，反相器2在第一阶段会输出高电平信号。
[0057]在第二阶段t2，移位寄存器I提供的第一信号INPUT_NOT为高电平，第二信号INPUT为低电平；第一时钟信号端CLKl输出低电平，第二时钟信号端CLK2输出高电平。在此情况下，第一晶体管Ml开启，第二十三晶体管M23关闭，由于第二电容C2在第一阶段中被充电，第二晶体管M2的栅极会保持高电平，维持第二晶体管M2和第三晶体管M3的开启，第二晶体管M2的开启，使第二时钟信号端VGL2输出的高电平信号对第一电容Cl的第一端充电，这样就使第一电容Cl的第二端的电压自举升高，从而使第二晶体管M2和第三晶体管M3充分打开，同时，还使第三晶体管M3的栅极与源极之间的电压差较大，可以生成更大的电流信号；第二晶体管M3的开启使高电压端VGH通过第三晶体管M3与输出端OUT连接；另一方面，第十九晶体管M19也会开启，使第二十二晶体管M22、第二十晶体管M20、第二^^一晶体管M21开启，使高电压端VGH同时通过第二^^一晶体管M21与输出端OUT连接；从而，反相器2在该阶段会输出高电平信号。
[0058]在第三阶段t3，移位寄存器I提供的第一信号INPUT_N0T为低电平，第二信号INPUT为高电平；第一时钟信号端CLKl输出高电平，第二时钟信号端CLK2输出低电平；使第一晶体管Ml和第十九晶体管M19关闭，即两个电流放大单元20的上拉模块201均处于不工作状态；而第二十四晶体管M24、第二十五晶体管M25和第二十六晶体管M26开启，在此情况下，第一低电压端VGLl将第一电容Cl、第二电容C2上的电位拉低，第二低电压端VGL2向输出端OUT输出低电压；从而，反相器2在该阶段会输出低电平信号。
[0059]在第四阶段t4，移位寄存器I提供的第一信号INPUT_N0T为低电平，第二信号INPUT为高电平；第一时钟信号端CLKl输出低电平，第二时钟信号端CLK2输出高电平；与上述第三阶段相同，第一晶体管Ml和第十九晶体管M19均关闭，而第二十四晶体管M24、第二十五晶体管M25和第二十六晶体管M26开启，在此情况下，第一低电压端VGLl将第一电容Cl、第二电容C2上的电位拉低，第二低电压端VGL2向输出端OUT输出低电压；从而，反相器2在该阶段会输出低电平。
[0060]在第五阶段t5，移位寄存器I提供的第一信号INPUT_N0T为高电平，第二信号INPUT为低电平；第一时钟信号端CLKl输出高电平，第二时钟信号端CLK2输出低电平。在该阶段内，第一晶体管Ml、第二十三晶体管M23开启，从而将第一时钟信号端CLKl输出的高电平输入至第二晶体管M2、第三晶体管M3，以及对第一电容Cl的第二端进行充电，其中，第三晶体管M3的开启使高电压端VGH经第三晶体管M3与输出端OUT连接，从而，反相器2在该阶段会输出高电平。
[0061]在第六阶段t6，移位寄存器I提供的第一信号INPUT_N0T为高电平，第二信号INPUT为低电平；第一时钟信号端CLKl输出低电平，第二时钟信号端CLK2输出高电平。在该阶段内，第一晶体管Ml开启，第一时钟信号端CLKl的低电平会使第二十三晶体管M23关闭，但由于第一电容Cl的第二端在上一阶段被充电至高电平，第一电容Cl会使第二晶体管M2和第三晶体管M3开启，第二晶体管M2开启使第二时钟信号端CLK2的高电平对第一电容Cl的第一端充电，从而，第一电容Cl的第二端的电压会自举升高，使第二晶体管M2和第三晶体管M3充分开启，并使第三晶体管M3的栅极与源极之间的电压差较大，这样就可以生成更大的电流信号；而第三晶体管M3的开启就会使高电压端VGH通过第三晶体管M3与输出端OUT连通，从而，反相器2在该阶段会输出高电平。
[0062]而在第七阶段t7和第八阶段t8，与上述第一阶段tl和第二阶段t2类似，在此不再赘述。
[0063]在上述过程中可知，在相邻的两个阶段内(t2?t3、t3?t4、t4?t5除外)，第一电容Cl的第二端在前一阶段被第一时钟信号端CLKl充电至高电平，在后一阶段，第二时钟信号端CLK2对第一电容Cl的第一端充电，从而，使第一电容Cl的第二端的电压自举升高，如图5所示，第一电容Cl的第二端的电位高于VGH和第一时钟信号端CLKl的高电平时的电压，因此，其可以将第三晶体管M3充分开启，保证高电压端VGH与输出端OUT的连接的稳定性，同时，增大了第三晶体管M3的栅极和漏极之间的电压差，从而可以生成较大的电流信号，经输出端输入到发光器件中，驱动发光器件发光。
[0064]需要说明的是，当信号在信号线中传输时，信号线上会有寄生的电阻和电容，该电阻和电容会导致信号的迟滞，此外，在经过薄膜晶体管时，信号也会发生迟滞；基于以上原因，在本实施方式中，第一信号INPUT_N0T和第二信号INPUT，以及第一时钟信号CLKl和第二时钟信号CLK2会发生迟滞，即:第一信号INPUT_N0T和第二信号INPUT，以及第一时钟信号CLKl和第二时钟信号CLK2的上升沿、下降沿时间变长；在此情况下，在电流放大单元20的数量为两个时，在每个时钟信号的电平切换的时刻，所述反相器无法生成稳定的发光信号，或者，生成的发光信号异常，这样会导致OLED显示装置显示异常。
[0065]而在反相器2内的电流放大单元20的数量为更多个时，当一组相对应的两个电流放大单元对应的时钟信号的电平切换时，其他的电流放大单元对应的时钟信号可以维持在某一电平，即多组电流放大单元对应的时钟信号电平切换的时刻相互错开，这样在一组电流放大单元由于时钟信号的迟滞而导致产生的发光信号异常时，其他的电流放大单元可以产生正常的发光信号，使最终从输出端OUT输出的发光信号稳定。例如，所述电流放大单元20的数量为四个时，反相器2的电路结构如图5所示，其时钟信号CLKl?CLK4，以及第一信号INPUT_N0T和第二信号INPUT的时序如图6所示；可以看出时钟信号CLKl和CLK3的电平切换的时刻错开，时钟信号CLK2和CLK4的电平切换的时刻错开，其中，每个电流放大单元20的工作流程与上述类似，在此就不再赘述。
[0066]在上述实施例中，以反相器2内的电流放大单元的数量为偶数个为例，对栅极驱动电路生成驱动发光器件发光的电流的原理和过程进行了说明，但在本实施方式中，所述反相器2内的电流放大单元20的数量还可以为奇数个(且大于两个)，与上述电流放大单元的数量为大于两个的偶数个的实施例类似，在该奇数个电流放大单元20中，其中一部分电流放大单元为至少一组彼此对应的电流放大单元，该部分电流放大单元的数量大于两个，且为偶数个，其用于产生驱动发光器件发光的电流；而另一部分电流放大单元中，时钟信号与上述第一部分电流放大单元中的时钟信号的电平切换的时刻错开，其用于对上一部分电流放大单元20中第一信号INPUT_N0T、第二信号INPUT，以及时钟信号的迟滞进行补偿，在上述第一部分的电流放大单元产生的发光信号异常时，产生正常的发光信号，最终是从输出端OUT输出的发光信号保持稳定。
[0067]本发明实施方式提供的栅极驱动电路，其每级移位寄存器I与一个反相器2连接，反相器2根据移位寄存器I提供的第一信号和第二信号，生成发光信号，驱动发光器件发光；在该过程中，可以采用交流电源信号，对驱动晶体管的阈值电压进行补偿，与现有技术相比，可以减少薄膜晶体管和/或电容的数量，提高显示装置的开口率。并且，本实施方式提供的栅极驱动电路输入到发光器件中的电平和电流较大，可以实现高电平和大电流输出。
[0068]本发明还提供一种OLED显示装置的实施方式，在该实施方式中，所述OLED显示装置包括本发明上述实施方式提供的栅极驱动电路。
[0069]本发明提供的OLED显示装置，其采用本发明上述实施方式提供的栅极驱动电路，与现有技术相比，可以减少薄膜晶体管和/或电容的数量，