以及第二级联信号进行锁存模块的驱动，不需要对时钟信号进行反相操作，从而整个扫描驱动电路的动态功耗较小；解决了现有的扫描驱动电路的动态功耗较大的技术问题。
[0046]为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0047]图1为本发明的扫描驱动电路的第一优选实施例的结构示意图；
[0048]图2为本发明的扫描驱动电路的第一优选实施例的级联结构示意图；
[0049]图3为本发明的扫描驱动电路的第一优选实施例的信号波形示意图；
[0050]图4为本发明的扫描驱动电路的第二优选实施例的结构示意图；
[0051]图5为本发明的扫描驱动电路的第三优选实施例的结构示意图；
[0052]图6为本发明的扫描驱动电路的第四优选实施例的结构示意图。
【具体实施方式】
[0053]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0054]在图中，结构相似的单元是以相同标号表示。
[0055]请参照图1，图1为本发明的扫描驱动电路的第一优选施实施例的结构示意图。本优选实施例的扫描驱动电路用于对级联的扫描线进行驱动操作，每一级的扫描驱动电路10包括输入控制模块11、锁存模块12、驱动信号产生模块13、输出控制模块14、恒压高电平源VGH以及恒压低电平源VGL。
[0056]输入控制模块11用于输入本级的第一时钟信号CK_1以及上一级的级联信号，并根据本级的第一时钟信号CK_1以及上一级的级联信号产生控制信号0_1锁存模块12用于对控制信号Q_N进行锁存操作。驱动信号产生模块13用于根据控制信号Q_N以及本级的第二时钟信号CK_2产生驱动信号。输出控制模块14用于根据驱动信号输出本级的扫描信号G_N以及本级的级联信号。恒压高电平源VGH用于提供高电平电压。恒压低电平源VGL用于提供低电平电压。
[0057]其中级联信号包括第一级联信号ST_N以及第二级联信号XST_N，第一级联信号ST_N和第二级联信号XST_N的相位相反。
[0058]本优选实施例的输入控制模块11包括第一开关管PT1、第二开关管PT2、第三开关管PT3以及第四开关管PT4。
[0059]第一开关管PTl的控制端输入上一级的第一级联信号ST_N_1，第一开关管PTl的输入端与恒压高电平源VGH连接，第一开关管PTl的输出端与第二开关管PT2的输出端连接。
[0060]第二开关管PT2的控制端输入本级的第一时钟信号CK_1，第二开关管PT2的输出端分别与第三开关管PT3的输出端以及控制信号输出端连接。
[0061]第三开关管PT3的控制端输入本级的第一时钟信号CK_1，第三开关管PT3的输出端与第四开关管PT4的输出端连接。
[0062]第四开关管PT4的控制端输入上一级的第二级联信号XST_N_1，第四开关管PT4的输入端与恒压低电平源VGL连接。
[0063]本优选实施例的锁存模块12包括第五开关管PT5、第六开关管PT6、第七开关管PT7以及第八开关管PT8。
[0064]第五开关管PT5的输入端与恒压高电平源VGH连接，第五开关管PT5的输出端与控制信号输出端连接。
[0065]第六开关管PT6的控制端与第五开关管PT5的控制端连接，第六开关管PT6的输入端与恒压低电平源VGL连接，第六开关管PT6的输出端与控制信号输出端连接。
[0066]第七开关管PT7的控制端与控制信号输出端连接，第七开关管PT7的输入端与恒压高电平源VGH连接，第七开关管PT7的输出端与第五开关管PT5的控制端连接。
[0067]第八开关管PT8的控制端与控制信号输出端连接，第八开关管PT8的输入端与恒压低电平源VGL连接，第八开关管PT8的输出端与第五开关管PT5的控制端连接。
[0068]本优选实施例的驱动信号产生模块13包括第九开关管PT9、第十开关管PT10、第十一开关管PTll以及第十二开关管PT12。
[0069]第九开关管PT9的控制端与锁存模块12的输出端连接，第九开关管PT9的输入端与恒压高电平源VGH连接，第九开关管PT9的输出端与驱动信号产生模块13的输出端连接。
[0070]第十开关管PTlO的控制端输入本级的第二时钟信号CK_2，第十开关管PTlO的输入端与恒压高电平源VGH连接，第十开关管PTlO的输出端与驱动信号产生模块13的输出端连接。
[0071]第十一开关管PTll的控制端与锁存模块12的输出端连接，第十一开关管PTll的输入端与第十二开关管PT12的输出端连接，第十一开关管PTll的输出端与驱动信号产生模块13的输出端连接。
[0072]第十二开关管PT12的控制端输入本级的第二时钟信号CK_2，第十二开关管PT12的输入端与恒压低电平源VGL连接。
[0073]输出控制模块14包括第十三开关管PT13、第十四开关管PT14、第十五开关管PT15、第十六开关管PT16、第十七开关管PT17以及第十八开关管PT18。
[0074]第十三开关管PT13的控制端与驱动信号产生模块13的输出端连接，第十三开关管PT13的输入端与恒压高电平源VGH连接，第十三开关管PT13的输出端分别与第十五开关管PT15的控制端和第十六开关管PT16的控制端连接。
[0075]第十四开关管PT14的控制端与驱动信号产生模块13的输出端连接，第十四开关管PT14的输入端与恒压低电平源VGL连接，第十四开关管PT14的输出端分别与第十五开关管PT15的控制端和第十六开关管PT16的控制端连接。
[0076]第十五开关管PT15的输入端与恒压高电平源VGH连接，第十五开关管PT15的输出端分别与第十七开关管PT17的控制端和第十八开关管PT18的控制端连接。
[0077]第十六开关管PT16的输入端与恒压低电平源VGL连接，第十六开关管PT16的输出端分别与第十七开关管PT17的控制端和第十八开关管PT18的控制端连接。
[0078]第十七开关管PT17的输入端和恒压高电平源VGH连接，第十七开关管PT17的输出端与输出控制模块14的输出端连接。
[0079]第十八开关管PT18的输入端与恒压低电平源VGL连接，第十八开关管PT18的输出端与输出控制模块14的输出端连接。
[0080]在本优选实施例中第一开关管PT1、第二开关管PT2、第三开关管PT3以及第四开关管PT4均为NMOS管，第五开关管PT5和第七开关管PT7为PMOS管，第六开关管PT6和第八开关管PT8为NMOS管，第九开关管PT9和第十开关管PTlO为PMOS管，第十一开关管PTll和第十二开关管PT12为NMOS管，第十三开关管PT13、第十五开关管PT15以及第十七开关管PT17为PMOS管，第十四开关管PT14、第十六开关管PT16以及第十八开关管PT18为NMOS 管。
[0081]本优选实施例的扫描驱动电路使用时，请参照图1至图3，图2为本发明的扫描驱动电路的第一优选实施例的级联结构示