步骤1:图形信号发生器或信号解码模块将分离视频输入信号(晶体管至晶体管逻辑电平信号或低压差分信号或数字显示信号或移动产业处理器接口信号)送入组包模块I内按V-BY-ONE协议的规则进行组包处理，形成包含视频数据和控制数据的数据包；
[0037]步骤2:组包模块I将包含视频数据和控制数据的数据包发送到第一双时钟先入先出队列模块2进行时钟域转换处理，将包含视频数据和控制数据的数据包的时钟域转换到V-BY-ONE信号接口层对应的时钟域；
[0038]步骤3:第一双时钟先入先出队列模块2将转换时钟域后的数据包发送到编码模块3，在编码模块3中对转换时钟域后的数据包按照V-BY-ONE协议规定的模式进行编码，形成V-BY-ONE协议模式数据包；
[0039]步骤4:编码模块3将编码后形成的V-BY-ONE协议模式数据包送入扰码模块4进行扰码处理；扰码便于解码时恢复时钟，解调数据，需要和解扰配合使用；
[0040]步骤5:扰码模块4将扰码处理后的V-BY-ONE协议模式数据包通过串并转换器5(V-BY-0NE是串行的信号，因此需要采用串并转换器5)发送到解扰模块6进行与上述扰码处理对应的解扰处理；[0041 ] 步骤6:解扰模块6将解扰处理后的V-BY-ONE协议模式数据包送入解包模块7进行与上述组包对应的解包处理，还原成上述V-BY-ONE协议模式数据包；
[0042]步骤7:解包模块7将解包处理后形成的V-BY-ONE协议模式数据包发送到解码模块8进行与上述编码对应的解码处理，得到V-BY-ONE接口时钟域下的视频信号，该视频信号包括对应的视频数据和控制数据；
[0043]步骤8:解码模块8将上述V-BY-ONE接口时钟域下的视频信号发送给第二双时钟先入先出队列模块9进行时钟域转换处理，将V-BY-ONE接口时钟域下的视频信号还原为与上述分离视频输入信号的时钟域对应的分离视频输出信号(对应的晶体管至晶体管逻辑电平信号或低压差分信号或数字显示信号或移动产业处理器接口信号)。
[0044]上述步骤3中，所述V-BY-ONE协议规定的模式为字节数模式或图像颜色深度模式或是否使能三维模式。
[0045]上述字节数模式包括三字节模式、四字节模式和五字节模式。
[0046]上述技术方案的步骤4中根据V-BY-ONE协议的要求，扰码处理需要采用8B10B扰码处理。
[0047]上述技术方案中，所述串并转换器5包括发送端串并转换器和接收端串并转换器，上述步骤5中:扰码模块4将扰码处理后的V-BY-ONE数据包通过发送端串并转换器及接收端串并转换器发送到解扰模块6。上述发送端串并转换器和接收端串并转换器用于接收和发送PCML(—个用于超高速接口的微分标准)电平的V-BY-ONE视频信号。
[0048]在实际使用时，可在FPGA内构建多路本发明的V-BY-ONE编解码系统，图形信号发生器同时向FPGA内的多路V-BY-ONE编解码系统发送分离视频输入信号；
[0049]另外，还可以采用信号解码模块，通过视频数据分配模块向多路V-BY-ONE编解码系统发送对应的分离视频输入信号(晶体管至晶体管逻辑电平信号或低压差分信号或数字显示信号或移动产业处理器接口信号)；
[0050]以上两种应用形式均实现了多路V-BY-ONE编解码处理，提高了 V-BY-ONE编解码处理效率。
[0051]本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。
【主权项】
1.一种基于FPGA的V-BY-ONE编解码系统，其特征在于:包括组包模块(I)、第一双时钟先入先出队列模块(2)、编码模块(3)、扰码模块(4)、串并转换器(5)和解码单元，其中，所述组包模块(I)的信号输出端通过第一双时钟先入先出队列模块(2)连接编码模块(3)的信号输入端，编码模块(3)的信号输出端连接扰码模块(4)的信号输入端，扰码模块(4)的信号输出端通过串并转换器(5)连接解码单元的信号输入端。2.根据权利要求1所述的基于FPGA的V-BY-ONE编解码系统，其特征在于:所述解码单元包括解扰模块(6)、解包模块(7)、解码模块(8)、第二双时钟先入先出队列模块(9)，所述解扰模块(6)的信号输入端与串并转换器(5)连接，解扰模块(6)的信号输出端连接解包模块(7)的信号输入端，解包模块(7)的信号输出端连接解码模块(8)的信号输入端，解码模块(8)的信号输出端连接第二双时钟先入先出队列模块(9)的信号输入端。3.根据权利要求2所述的基于FPGA的V-BY-ONE编解码系统，其特征在于:所述组包模块(I)的信号输入端用于接入分离视频输入信号，所述第二双时钟先入先出队列模块(9)的信号输出端用于输出分离视频输出信号。4.根据权利要求3所述的基于FPGA的V-BY-ONE编解码系统，其特征在于:所述分离的视频信号包括视频数据和控制数据。5.根据权利要求3所述的基于FPGA的V-BY-ONE编解码系统，其特征在于:所述分离的视频信号由图形信号发生器或信号解码模块提供。6.根据权利要求5所述的基于FPGA的V-BY-ONE编解码系统，其特征在于:所述信号解码模块为晶体管至晶体管逻辑电平信号解码模块或低压差分信号解码模块或数字显示接口信号解码模块或移动产业处理器接口信号解码模块。7.—种V-BY-ONE编解码的方法，其特征在于，它包括如下步骤: 步骤1:分离视频输入信号送入组包模块(I)内按V-BY-ONE协议的规则进行组包处理，形成包含视频数据和控制数据的数据包； 步骤2:组包模块(I)将包含视频数据和控制数据的数据包发送到第一双时钟先入先出队列模块(2)进行时钟域转换处理，将包含视频数据和控制数据的数据包的时钟域转换到V-BY-ONE信号接口层对应的时钟域； 步骤3:第一双时钟先入先出队列模块(2)将转换时钟域后的数据包发送到编码模块(3)，在编码模块(3)中对转换时钟域后的数据包按照V-BY-ONE协议规定的模式进行编码，形成V-BY-ONE协议模式数据包； 步骤4:编码模块(3)将编码后形成的V-BY-ONE协议模式数据包送入扰码模块(4)进行扰码处理； 步骤5:扰码模块(4)将扰码处理后的V-BY-ONE协议模式数据包通过串并转换器(5)发送到解扰模块(6)进行与上述扰码处理对应的解扰处理； 步骤6:解扰模块(6)将解扰处理后的V-BY-ONE协议模式数据包送入解包模块(7)进行与上述组包对应的解包处理，还原成上述V-BY-ONE协议模式数据包； 步骤7:解包模块(7)将解包处理后形成的V-BY-ONE协议模式数据包发送到解码模块(8)进行与上述编码对应的解码处理，得到V-BY-ONE接口时钟域下的视频信号，该视频信号包括对应的视频数据和控制数据； 步骤8:解码模块(8)将上述V-BY-ONE接口时钟域下的视频信号发送给第二双时钟先入先出队列模块(9)进行时钟域转换处理，将V-BY-ONE接口时钟域下的视频信号还原为与上述分离视频输入信号的时钟域对应的分离视频输出信号。8.根据权利要求7所述的V-BY-ONE编解码方法，其特征在于:上述步骤3中，所述V-BY-ONE协议规定的模式为字节数模式或图像颜色深度模式或是否使能三维模式。9.根据权利要求8所述的V-BY-ONE编解码方法，其特征在于:所述字节数模式包括三字节模式、四字节模式和五字节模式。10.根据权利要求8所述的V-BY-ONE编解码方法，其特征在于:所述步骤4的扰码处理采用8B10B扰码处理。
【专利摘要】本发明公开了一种基于FPGA的V-BY-ONE编解码系统，组包模块的信号输出端通过第一双时钟先入先出队列模块连接编码模块的信号输入端，编码模块的信号输出端连接扰码模块的信号输入端，扰码模块的信号输出端通过串并转换器连接解扰模块的信号输入端，解扰模块的信号输出端连接解包模块的信号输入端，解包模块的信号输出端连接解码模块的信号输入端，解码模块的信号输出端连接第二双时钟先入先出队列模块的信号输入端。本发明能使液晶测试装置的体积和功耗大幅减小，同时集成度大幅提高。
【IPC分类】G09G3/00, G09G3/36
【公开号】CN105118409
【申请号】CN201510512724
【发明人】郑增强
【申请人】武汉精测电子技术股份有限公司
【公开日】2015年12月2日
【申请日】2015年8月19日