阵列基板、阵列基板的驱动方法、制备方法和显示装置与流程

本发明的实施例涉及一种阵列基板、一种阵列基板的驱动方法、一种阵列基板的制备方法以及一种显示装置。

背景技术：

在基于薄膜晶体管(Thin Film Transistor)的液晶显示器(Liquid Crystal Display)中，包括多个像素单元，每个像素单元包括像素电极和薄膜晶体管，其中薄膜晶体管作为该像素单元的驱动元件。在这种像素结构中，当栅极电压V_g从导通电压改变为关断电压时，导致像素电压V_p的跳变，跳变电压为ΔV_p。这种跳变电压ΔV_p的存在导致显示装置的显示屏出现画面闪烁(Fliker)和画面灰度不均匀(Mura)等显示不良。在传统的阵列基板中，通过降低薄膜晶体管的栅极-源极交叠面积、增加栅极绝缘层的厚度等方法来降低跳变电压ΔV_p，但是传统技术方案存在会引起源极线断开、阵列基板的制作难度增大等问题。

技术实现要素：

本发明的至少一个实施例提供了一种阵列基板、一种阵列基板的驱动方法、一种阵列基板的制备方法以及一种显示装置，以克服或缓解以上技术问题。

根据本发明的一个方面，提出了一种阵列基板，所述阵列基板包括多个像素单元，每个像素单元包括薄膜晶体管和像素电极，所述薄膜晶体管包括栅极线、源极和漏极，所述源极与像素电极相连；

其中，所述栅极线和所述源极在正投影方向上具有第一重叠区域；每个像素单元还包括附加条，所述附加条被设置为和所述源极在垂直于阵列基板的正投影方向上具有第二重叠区域。

例如，所述附加条可以与所述栅极线的延伸方向基本平行，并且与所述栅极线之间的距离大于或等于5μm。

例如，所述第一重叠区域的面积可以与所述第二重叠区域的面积相等。

例如，所述第二重叠区域沿源极延伸方向上的长度可以在18μm～25μm的范围内。

例如，所述附加条可以与所述栅极线同层设置。

例如，所述附加条可以与所述像素电极同层设置。

根据本发明实施例的另一方面，还提供了一种显示装置，包括根据本发明实施例的阵列基板。

根据本发明实施例的另一方面，还提供了一种根据本发明实施例的阵列基板的驱动方法，包括：

当施加到栅极线的电压从第一电压变为第二电压时，施加到所述附加条的电压从第三电压变为第四电压，其中，第一电压与第二电压的差值同第三电压与第四电压的差值二者符号相反。

例如，第一电压与第二电压的差值的绝对值可以同第三电压与第四电压的差值的绝对值相等。

根据本发明实施例的另一方面，还提供了一种阵列基板的制备方法，可以包括：

形成公共电极层；

形成栅极线和栅极绝缘层；

形成有源层、源极和漏极；以及

形成像素电极；

其中，还包括形成附加条。

例如，所述附加条可以被形成为与所述栅极线同层。

例如，所述附加条可以被形成为与所述像素电极同层。

例如，所述附加条可以被形成为与所述栅极线的延伸方向基本平行，并且与所述栅极线之间的距离大于或等于5μm。

例如，所述附加条可以被形成为与所述源极具有重叠区域，所述重叠区域沿源极的延伸方向上的长度在18μm～25μm的范围内

根据本发明实施例，通过设置附加条，使得附加条和源极在垂直于阵列基板的正投影方向上具有重叠区域，从而在附加条与源极之间形成附加电容C_as。通过设置附加条上的电压，当施加到栅极线上的电压突变时，施加到附加条上的电压沿相反方向变化。附加条上的这种电压突变将会借由电容C_as耦合至源极，从而补偿栅极线的电压突变引起的跳变电压ΔV_p。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，图中：

图1示出了一种阵列基板中的示例像素单元的结构示意图；

图2A示出了沿图1中的剖线A-A’得到的截面图；

图2B示出了图1中的区域A1的放大示意图；

图3A示出了图1中像素单元的等效电容示意图，以及图3B示出了图3A的电路中栅极电压、像素电压和跳变电压的示例波形图；

图4示出了根据本发明实施例的像素单元的等效电容示意图；

图5示出了根据本发明第一实施例的阵列基板的结构示意图；

图6A示出了沿图5中的剖线B-B’得到的截面图；

图6B示出了图5中的区域A5的放大示意图；

图7示出了根据本发明第二实施例的阵列基板的结构示意图；

图8A示出了沿图7中的剖线C-C’得到的截面图；

图8B示出了图5中的区域A7的放大示意图；

图9示出了根据本发明实施例的阵列基板的驱动方法的示意流程图；

图10示出了根据本发明实施例的阵列基板的驱动方法的信号时序图；

图11示出了根据本发明第一实施例的阵列基板的制备方法的示意流程图；以及

图12示出了根据本发明第二实施例的阵列基板的制备方法的示意流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本发明保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本发明有任何限制，而只是本发明实施例的示例。在可能导致对本发明的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本发明实施例的内容。

除非另外定义，本发明实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本发明实施例的附图中，只涉及到与本发明实施例涉及的结构，其他结构可参考通常设计。此外，可以理解，当下文中诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“之上”或“之下”，也可以存在中间元件。此外，“上”或“下”仅仅表示相对位置关系，当翻转元件或整个设备时，其“上”或“下”关系也将相应改变。在本文中，以基板为底层的相对位置关系进行描述。

在基于TFT的LCD显示器中，在外加电场作用下，液晶分子的排列方向发生变化，从而控制光透过液晶的程度。目前常见的TFT-LCD显示模式主要有垂直取向模式、扭曲向列型模式、平面场模式等。其中ADS(Advanced super Dimension Switch)型液晶显示器通过TFT基板上的顶层梳状电极(像素电极)和底层面状电极(公共电极)之间产生平面边缘电场来控制液晶盒内液晶的排布。为了便于描述，下文中以ADS型液晶显示器来进行描述。本领域技术人员能够理解，ADS型液晶显示器的主要特点在于电场的方向以及像素电极位于公共电极的上层，而作为驱动元件的TFT器件的结构是基本一致的。因此。以下描述同样适用于其他类型的阵列基板。

应当理解，所使用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。此外，为了便于描述，下文中以NPN型晶体管为例进行描述，即，下文中的薄膜晶体管的导通电压为高电平，关断电压为低电平。

图1示出了一种阵列基板中示例像素单元的示意结构图，其中虚线框中是一个像素单元10。如图1所示，像素单元10可以包括公共电极层102、栅极线103a、公共电极线103b、有源层105、薄膜晶体管的漏极106a、薄膜晶体管的源极106b、像素电极层108。在图1中，A1表示TFT器件区。在图1的示例中，像素电极层108包括条状(slit)像素电极1081。

图2A示出了沿图1中的剖线A-A’得到的截面图。如图2A所示，像素单元10可以包括：基板101、公共电极层102、栅极线103a、公共电极线103b、栅极绝缘层104、漏极106a、源极106b、钝化层107、像素电极层108。基板101可以是例如玻璃基板。

图2B示出了图1中的区域A1的放大示意图。如图2B所示，区域A1进一步包括区域A12。A12是源极106b在正投影方向上与栅极线103a重叠的区域。应注意，在本文中，将垂直于基板101的方向定义为“正投影方向”。

图3A示出了图1中像素单元10的等效电容示意图。如图所示，在该示例像素单元10中，栅极线103a在区域A1内的部分构成TFT的栅极，漏极106a与数据线110相连，源极106b与公共电极线103b相连。漏极106a和源极106b同层且与像素电极层108为相邻层，以及像素电极层108位于公共电极层102的上层。如图3A所示，电容C_gd表示栅极线103a与漏极106a之间的电容，可以包括C_{gd_on}(带电体是栅极绝缘层104)和C_{gd_off}(带电体是栅极绝缘层104和有源层105)。C_gs表示栅极线103a和源极106b之间的电容，可以包括C_{gs_on}(带电体是栅极绝缘层104)和C_{gs_off}(带电体是栅极绝缘层104和有源层105)。C_gc表示栅极线103a和公共电极线103b之间的电容，带电体是栅极绝缘层104和钝化层107。C_st表示像素电极1081和公共电极线103b之间的电容，带电体是钝化层107。C_lc表示像素电极1081和公共电极线103b之间的电容，带电体是液晶分子，C_lc是耦合电容，需模拟获得。C_dc表示数据线110和公共电极线103b之间的电容，带电体是钝化层107。C_pd表示像素电极1081和数据线110的耦合电容。以上电容中，C_st和C_lc是控制液晶偏转的有效电容，其余均为寄生电容，其中，C_lc是控制液晶偏转的边缘场电容，为液晶偏转提供电压。

决定TFT开关品质的一个重要因素是栅极金属和源极金属之间的寄生电容C_gs。由于TFT的开关接近瞬态，当栅极电压V_g从TFT导通电压V_gh瞬间下降到TFT关断电压V_gl时，V_g的变化量ΔV_g被TFT的寄生电容C_gs耦合到像素电极上，导致像素电压V_p发生跳变，跳变量为ΔV_p，将其称作跳变电压。由于跳变电压ΔV_p的存在，像素电压变为(V_p-ΔV_p)。

图3B示出了图3A的电路中栅极电压V_g、像素电压V_p和跳变电压ΔV_p的示例波形图。如图3B所示，以第n帧图像为例，图像的显示阶段可以包括：充电阶段，表示为t1；和电压保持阶段，表示为t2。在t1，栅极电压V_g快速增大到TFT的导通电压V_gh，同时像素电压V_p逐步增大，然后进入电压保持阶段t2。在电压保持阶段t2，栅极电压V_g从导通电压V_gh瞬间下降到TFT的关断电压V_gl，V_g的变化量ΔV_g被TFT的寄生电容C_gs耦合到像素电极1081上，导致像素电压V_p发生跳变，出现跳变电压ΔV_p。

根据电荷守恒原理，可以得出ΔV_p的理论公式，参见以下公式(1)。

为了抑制跳变电压ΔV_p，可以减小C_gs。

根据本发明实施例，提供了一种阵列基板，阵列基板包括多个像素单元，每个像素单元包括薄膜晶体管和像素电极，所述薄膜晶体管包括栅极线、源极和漏极，所述源极与像素电极相连；其中，所述栅极线和源极在正投影方向上具有第一重叠区域；每个像素单元还包括附加条，所述附加条被设置为和所述源极在正投影方向上具有第二重叠区域。

图4示出了根据本发明实施例的像素单元40的等效电容示意图。为了简明，在以下描述中，不再赘述图4中与图3A所示的示例相同或相似的结构和/或功能。如图4所示，通过设置附加条403c，使得附加条403c和源极403b在正投影方向上具有第二重叠区域，从而在附加条403c与源极403b之间形成附加电容C_as。通过设置施加到附加条403c上的电压V_a，当施加到栅极线403a上的电压从V_gh突变为V_gl时，施加到附加条403c上的电压V_a沿相反方向变化。附加条403c上的这种电压突变将会借由电容C_as耦合至源极403b，从而补偿栅极线403a上的电压突变引起的跳变电压ΔV_p。

图5示出了根据本发明第一实施例的阵列基板的结构示意图。如图5所示，像素单元50的薄膜晶体管包括栅极线503a、漏极506a和源极506b；其中，栅极线503a和源极506b在正投影方向上具有第一重叠区域。每个像素单元50还包括附加条503c，附加条503c被设置为和源极506b在正投影方向上具有第二重叠区域。

在图5中，像素单元50还包括公共电极层502、公共电极线503b、有源层505、像素电极层508。在图5中，A5表示TFT器件区。与图1的示例类似，像素电极层508包括条状的像素电极5081，源极506与像素电极5081相连。为了简明，在以下描述中，与图1所示的实施例相同或相似的结构和/或功能将不再赘述。

如图5所示，面状结构的公共电极层502与条状结构的像素电极5081是驱使液晶偏转的两个极板，分别用于提供形成液晶偏转电场的公共电压V_com和像素电压V_p。栅极线503a用于提供TFT导通电压V_gh和关断电压V_gl。栅极绝缘层504和有源层505是半导体层。TFT的漏极506a和TFT的源极506b分别连接于有源层505的两端。TFT源极506b与像素电极层108通过钝化层507上的过孔形成电性连接。

当向栅极线503a施加导通电压V_gh时，有源层505处于导通状态，此时数据线上的信号电压经由漏极506a→有源层505→源极506b→像素电极层508的路径，将数据线上的信号传递至像素电极5081。当向栅极线503a施加关断电压V_gl时，有源层505处于关断状态，此时仅有微弱的漏电流从有源层505流过。

在图5所示的第一实施例中，附加条503c被设置为与栅极线503a同层。例如，可以使用铜和铝等金属来形成附加条503c。由于铜的导电率较高，优选可以使用铜。可以使用与栅极线503a相同的金属材料一次构图形成栅极线503a和附加条503c，从而简化工艺流程。尽管图5中附加条503c被示出为与栅极线503a和公共电极线503b平行，本领域技术人员可以理解，这里的“平行”应理解为附加条503c与栅极线503a和公共电极线503b均不相交即可。此外，尽管图5中将附加条503c示出为长条形形状，在具体示例中，可以根据实际的像素结构来设计附加条503c的形状，本发明实施例并不局限于此。

例如，附加条503c的长度可以被设置为大于等于与栅极线503a的长度。例如附加条503c的厚度可以被设置为与栅极线503a的厚度相同。可以根据阵列基板的尺寸、像素密度PPI、功耗、透过率等因素来确定附加条503c的宽度。附加条503c和源极506b在正投影方向上具有第二重叠区域，该第二重叠区域沿源极506b的延伸方向上的长度可以设置为在18μm～25μm的范围内，例如20μm。

在图5所示的第一实施例中，附加条503c被设置为与栅极线503a同层设置，因此二者之间可能会具有横向耦合。为此，可以将附加条503c和栅极线503a之间的距离设置为大于或等于5μm。

图6A示出了沿图5中的剖线B-B’得到的截面图。如图6A所示，像素单元50可以包括：基板501、公共电极层502、栅极线503a、公共电极线503b、附加条503c、栅极绝缘层504、漏极506a、源极506b、钝化层507、像素电极层508。其中，附加条503c与栅极线503a同层设置。

图6B示出了图5中的区域A5的放大示意图。如图6B所示，区域A5进一步包括第一重叠区域A52和第二重叠区域A53。A52是源极506b在正投影方向上与栅极线503a重叠的区域，A53是源极506b在正投影方向上与附加条503c重叠的区域。例如，第一重叠区域A52的面积与第二重叠区域A53的面积可以相等。如图6B所示，例如，第二重叠区域A53沿源极506b的延伸方向上的长度L可以设置为在18μm～25μm的范围内，例如20μm。

图7示出了根据本发明第二实施例的阵列基板的结构示意图。如图7所示，像素单元70的薄膜晶体管包括栅极线703a、漏极706a和源极706b；其中，栅极线703a和源极706b在正投影方向上具有第一重叠区域。每个像素单元70还包括附加条703c，附加条703c被设置为和源极706b在正投影方向上具有第二重叠区域。

在图7中，像素单元70还包括公共电极层702、公共电极线703b、有源层705、像素电极层708。在图7中，A7表示TFT器件区。与图1和图5的示例类似，像素电极层708包括条状的像素电极7081。为了简明，在以下描述中，与图1和图5所示的实施例相同或相似的结构和/或功能将不再赘述。

在图7所示的第二实施例中，附加条703c被设置为与像素电极7081同层设置，即，处于像素电极层708。例如，可以使用透明导电材料来形成像素电极，例如包括但不局限于：氧化铟镓锌、氧化铟锌(Indium Zinc Oxide)、氧化铟锡(Indium Tin Oxide)、氧化铟镓锡等。可以使用与像素电极相同的材料一次构图形成像素电极和附加条703c，从而简化工艺流程。尽管图7中附加条703c被示出为与栅极线703a和公共电极线703b平行，本领域技术人员可以理解，附加条703c与栅极线703a和公共电极线703b在正投影方向上均不存在重叠区域即可。此外，尽管图7中将附加条703c示出为长条形形状，在具体示例中，可以根据实际的像素结构来设计附加条703c的形状，本发明实施例并不局限于此。

附加条703c的长度可以被设置为大于等于与栅极线703a的长度。例如附加条703c的厚度可以被设置为与像素电极7081的厚度相同。可以根据阵列基板的尺寸、像素密度PPI、功耗、透过率等因素来确定附加条703c的宽度。附加条703c和源极706b在正投影方向上具有第二重叠区域，第二重叠区域沿源极706b的延伸方向上的长度可以设置为在18μm～25μm的范围内，例如20μm。

图8A示出了沿图7中的剖线C-C’得到的截面图。如图8A所示，像素单元70可以包括：基板701、公共电极层702、栅极线703a、公共电极线703b、附加条703c、栅极绝缘层704、漏极706a、源极706b、钝化层707、像素电极层708。其中，附加条703c与像素电极7081同层设置。

图8B示出了图7中的区域A7的放大示意图。如图8B所示，区域A7进一步包括第一重叠区域A72和第二重叠区域A73。A72是源极706b在正投影方向上与栅极线703a重叠的区域，A73是源极706b在正投影方向上与附加条703c重叠的区域。例如，第一重叠区域A72的面积与第二重叠区域A73的面积可以相等。如图8B所示，例如，第二重叠区域A73沿源极706b的延伸方向上的长度L’可以设置为在18μm～25μm的范围内，例如20μm。

根据本发明实施例，还提供了一种用于根据本发明实施例的阵列基板的驱动方法。图9示出了根据本发明实施例的阵列基板的驱动方法的流程图。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。如图9所示，根据本发明实施例的驱动方法90可以包括以下步骤。

在步骤901，当施加到栅极线的电压从第一电压变为第二电压的同时，施加到附加条的电压从第三电压变为第四电压。

例如，第一电压与第二电压的差值同第三电压与第四电压的差值二者符号可以相反。此外，第一电压与第二电压的差值的绝对值同第三电压与第四电压的差值的绝对值可以相等。

图10示出了根据本发明实施例的阵列基板的驱动方法的信号时序图。在图10中，为了便于演示，将施加到栅极线的电压V_g示出为实线，将施加到附加条的电压V_a示出为点划线。如图10所示，施加到栅极线的电压V_g从第一电压(例如栅极导通电压V_gh)变为第二电压(例如栅极关断电压V_gl)的同时，施加到附加条的电压V_a从第三电压变为第四电压。第一电压与第二电压的差值同第三电压与第四电压的差值二者符号相反。例如，如果施加到栅极线的电压从栅极导通电压V_gh改变为栅极关断电压V_gl，栅极导通电压V_gh大于栅极关断电压V_gl，即第一电压与第二电压的差值是正数，则在栅极电压V_g由栅极导通电压瞬间改变为栅极关断电压时，电压V_a从第三电压V_a1瞬间改变为第四电压V_a2，第三电压V_a1小于第四电压V_a2，即第三电压与第四电压的差值是负数，附加条上的这种电压突变将会借由电容C_as耦合至源极，从而补偿栅极线的电压V_g突变引起的跳变电压ΔV_p。

在根据本发明实施例的阵列基板中，可以将栅极电压V_g反相后直接施加到附加条，此时第三电压与第一电压幅度相同且第四电压与第二电压幅度相同。也可以将栅极电压V_g反相并进行放大，然后施加到附加条。还可以根据源极在正投影方向上与栅极线的第一重叠区域和源极在正投影方向上与附加条的第二重叠区域的面积之比来确定电压V_a。如果第二重叠区域的面积大于第一重叠区域的面积，则第二重叠区域对于像素电压V_p的耦合作用更强，则可以将电压V_a的幅值设置为较小，反之亦然。通常栅极电压Vg的幅值范围在-10V～+30V之间，可以根据栅极电压V_g的幅值来相应设置电压V_a的幅值。

本发明实施例还提供了一种阵列基板的制备方法。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。根据本发明实施例的阵列基板的制备方法可以包括：形成公共电极层；形成栅极线和栅极绝缘层；形成有源层、源极和漏极；以及像素电极。

接下来将参考图11和图12来详细描述根据本发明实施例的阵列基板的制备方法。图11示出了根据本发明第一实施例的阵列基板的制备方法的示意流程图。如图11所示，根据本发明第一实施例的阵列基板的制备方法110可以包括以下步骤。

在步骤1101，例如在阵列基板的阵列侧形成公共电极层。例如，可以通过沉积或溅射等、掩膜、湿法蚀刻等工艺步骤来形成公共电极层。通常可以采用透明导电材料(例如ITO、石墨烯等)来形成公共电极层。公共电极层可以是片状结构。

在步骤1103，形成栅极线和附加条。例如，可以通过沉积或溅射等、掩膜、湿法蚀刻等工艺步骤来形成栅极线和附加条。通常可以采用金属材料(例如铜、铝等)来形成栅极线和附加条。附加条可以被形成为与栅极线延伸的方向基本平行，并且与栅极线之间的距离大于或等于5μm。附加条可以被形成为长度大于或等于栅极线的长度。还可以形成栅极绝缘层。例如，可以通过沉积(例如等离子体增强气相化学沉积PECVD，Plasma Enhanced Chemical Vapor Deposition)等工艺来形成栅极绝缘层。栅极绝缘层的厚度可以例如是约500nm。通常可以采用氮化硅(例如SiNx)等材料来形成栅极绝缘层。

在步骤1105，形成薄膜晶体管的有源层、源极和漏极。例如，可以通过沉积或溅射等、掩膜(例如半色调掩膜)、蚀刻等工艺步骤来形成薄膜晶体管的源极和漏极，从而制成薄膜晶体管。可以使用例如非晶硅、氧化物、低温多晶硅(LTPS，Low Temperature Poly Silicon)等半导体材料来形成有源层、源极和漏极。还可以使用例如铜或铝等金属材料来形成数据线。

在步骤1107，形成像素电极。例如，可以通过沉积或溅射等、掩膜、湿法蚀刻等工艺步骤来形成像素电极。通常可以采用透明导电材料(例如ITO、石墨烯等)来形成像素电极，可以将像素电极与薄膜晶体管的源极或漏极相连。像素电极可以被形成为条状。

例如，附加条可以被形成为与所述源极具有重叠区域，所述重叠区域沿所述源极的延伸方向上的长度在18μm～25μm的范围内。

图12示出了根据本发明第二实施例的阵列基板的制备方法的示意流程图。如图12所示，根据本发明第二实施例的阵列基板的制备方法120可以包括以下步骤。本领域技术人员可以理解，为了简明，下文中与第一实施例相同或相似的技术内容将不再赘述。

在步骤1201，例如在阵列基板的阵列侧形成公共电极层。例如，可以通过沉积或溅射等、掩膜、湿法蚀刻等工艺步骤来形成公共电极层。通常可以采用透明导电材料(例如ITO、石墨烯等)来形成公共电极层。公共电极层可以是片状结构。

在步骤1203，形成栅极线和栅极绝缘层。例如，可以通过沉积或溅射等、掩膜、湿法蚀刻等工艺步骤来形成栅极线。通常可以采用金属材料(例如铜、铝等)来形成栅极线。还可以同时形成公共电极线。还可以形成栅极绝缘层。例如，可以通过沉积(例如等离子体增强气相化学沉积PECVD，Plasma Enhanced Chemical Vapor Deposition)等工艺来形成栅极绝缘层。栅极绝缘层的厚度可以例如是约500nm。通常可以采用氮化硅(例如SiNx)等材料来形成栅极绝缘层。

在步骤1205，形成薄膜晶体管的有源层、源极和漏极。例如，可以通过沉积或溅射等、掩膜(例如半色调掩膜)、蚀刻等工艺步骤来形成薄膜晶体管的源极和漏极，从而制成薄膜晶体管。可以使用例如非晶硅、氧化物、低温多晶硅(LTPS，Low Temperature Poly Silicon)等半导体材料来形成有源层、源极和漏极。还可以使用例如铜或铝等金属材料来形成数据线。

在步骤1207，形成像素电极和附加条。例如，可以通过沉积或溅射等、掩膜、湿法蚀刻等工艺步骤来形成像素电极和附加条。通常可以采用透明导电材料(例如ITO、石墨烯等)来形成像素电极和附加条。附加条可以被形成为与栅极线延伸的方向基本平行。附加条可以被形成为长度大于或等于栅极线的长度，并且与像素电极间隔开。

例如，附加条可以被形成为与所述源极具有重叠区域，所述重叠区域沿所述源极的延伸方向上的长度在18μm～25μm的范围内。

本发明实施例还提供了一种显示装置，其包括如上所述根据本发明实施例的阵列基板。该显示装置可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

根据本发明实施例，通过设置附加条，使得附加条和源极在正投影方向上具有重叠区域，从而在附加条与源极之间形成附加电容C_as。通过设置附加条上的电压，当施加到栅极线上的电压突变时，施加到附加条上的电压沿相反方向变化。附加条上的这种电压突变将会借由电容C_as耦合至源极，从而补偿栅极线的电压突变引起的跳变电压ΔV_p。

尽管已经参考本发明的典型实施例，具体示出和描述了本发明，但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。