罗干涉滤光片10A的电压透过法布里-珀罗干涉滤光片ΙΟΑο于是，透过法布里-珀罗干涉滤光片10A的光被光检测器3检测出。在光谱传感器1中，通过一边使施加于法布里-珀罗干涉滤光片10A的电压进行变化一边用光检测器3检测透过法布里-珀罗干涉滤光片10A的光，从而就能够获得光谱。
[0036][法布里-珀罗干涉滤光片]
[0037]如图2所示法布里-珀罗干涉滤光片10A具备基板14。在基板14的光入射侧的表面14a上按反射防止层15、第1层叠体30、牺牲层16以及第2层叠体40的顺序进行层叠。在第1层叠体30与第2层叠体40之间由框状的牺牲层16来形成空隙(气隙)S。在法布里-珀罗干涉滤光片10A中，测定光相对于第2层叠体40从基板14的相反侧入射，具有规定波长的光透过被划定于法布里-珀罗干涉滤光片10A中央部的光透过区域11。还有，基板14例如是由硅以及玻璃等构成，反射防止层15以及牺牲层16例如是由氧化硅构成。牺牲层16的厚度例如是200nm?10 μπι。牺牲层16的厚度优选为中心透过波长(即，透过法布里-珀罗干涉滤光片10Α的波长的可变范围中央的波长)的1/2的整数倍。
[0038]第1层叠体30中对应于光透过区域11的部分是作为第1反射镜31来起作用的。第1层叠体30是通过多层多晶硅层32和多层氮化硅层33被一层一层交替层叠来构成的。在本实施方式中，多晶娃层32a、氮化娃层33a、多晶娃层32b、氮化娃层33b以及多晶娃层32c就按这个顺序被层叠于反射防止层15上。多晶硅层32是非晶硅由退火处理(热处理)而被多晶化的多晶硅层。就这样第1反射镜31具有多晶硅层32、氮化硅层33。各层32，33的厚度例如是50nm?2 μπι。在本实施方式中，多晶硅层32的厚度例如是130nm，氮化硅层33的厚度例如是200nm。还有，构成第1反射镜31的多晶硅层32以及氮化硅层33各自的光学厚度优选为中心透过波长(可变波长范围的中心波长)的1/4的整数倍。另外，多晶硅层32也可以通过多晶硅被直接成膜来形成。
[0039]第2层叠体中对应于光透过区域11的部分是作为经由空隙S与第1反射镜31进行相对的第2反射镜41来起作用的。第2层叠体40与第1层叠体30相同是通过多层多晶娃层42和多层氮化娃层43被一层一层交替层叠来构成的。在本实施方式中，多晶娃层42a、氮化娃层43a、多晶娃层42b、氮化娃层43b以及多晶娃层42c就按这个顺序被层叠于牺牲层16上。多晶硅层42是非晶硅由退火处理而被多晶化的多晶硅层。就这样第2反射镜41具有多晶硅层42、氮化硅层43。各层42，43的厚度例如是50nm?2 μπι。在本实施方式中，多晶硅层42的厚度例如是130nm，氮化硅层43的厚度例如是200nm。还有，构成第2反射镜41的多晶硅层42以及氮化硅层43各自的光学厚度优选为中心透过波长(可变波长范围的中心波长)的1/4的整数倍。另外，多晶硅层42也可以通过多晶硅被直接成膜来进行形成。
[0040]还有，在第2层叠体40中对应于空隙S的部分上，从第2层叠体40的表面40a直至空隙S的多个贯通孔40b被均匀地分布。贯通孔40b是以对于第2反射镜41的功能不产生实质性的影响的程度而形成的。贯通孔40b的直径例如是lOOnm?5 μπι，贯通孔40b的开口面积例如是占第2反射镜41的面积的0.01?10%。
[0041]在法布里-珀罗干涉滤光片10A中，第1反射镜31以及第2反射镜41被支撑于基板14。于是，第1反射镜31被配置于基板14的光入射侧(一方侧)，第2反射镜41经由空隙S被配置于第1反射镜31的光入射侧(一方侧)。
[0042]如图2以及图3所示，在第1反射镜31上以包围光透过区域11的形式形成第1电极17。更加具体地来说第1电极17是通过将杂质掺杂于多晶硅层32c并实行低阻抗化来形成的。即，第1电极17是杂质被掺杂于多晶硅层32c的区域，并且露出于空隙S。还有，第1电极17的内缘部优选不重叠于光透过区域11的外缘部。
[0043]如图2以及图4所示，在第1反射镜31上以包含光透过区域11的形式形成第2电极18。更加具体地来说第2电极18是通过将杂质掺杂于多晶硅层32b并实行低阻抗化来形成的。即，第2电极18是杂质被掺杂于多晶硅层32b的区域，并且由氮化硅层33b以及多晶硅层32c(即，构成第1反射镜31的电介质层)而与空隙S隔离。还有，在多晶硅层32b上，第2电极18的大小优选为包含光透过区域11整体的大小，也可以与光透过区域11的大小大致相同。
[0044]如图2以及图5所示，在第2反射镜41上以与第1电极17以及第2电极18相对的形式形成第3电极19。更加具体地来说第3电极19是通过将杂质掺杂于多晶硅层42a并实行低阻抗化来形成的。即，第3电极19是杂质被掺杂于多晶硅层42a的区域，并且露出于空隙S。
[0045]在法布里-珀罗干涉滤光片10A中，第2电极18在第1反射镜31与第2反射镜41进行相对的相对方向D上相对于第1电极17位于第3电极19的相反侧。S卩，第1电极17和第2电极18不是在第1反射镜31上被配置于同一个平面上，第2电极18比第1电极17更离开于第3电极19。
[0046]如图1以及图2所示，为了将电压施加于法布里-珀罗干涉滤光片10A的端子12以夹住光透过区域11并进行相对的形式被设置一对。各个端子12被配置于从第2层叠体40的表面40a (即，第2层叠体40的多晶硅层42c的表面)直至第1层叠体30的多晶硅层32c的贯通孔内，并且与第1电极17相电连接。
[0047]具体地来说如图3所示各个端子12通过与从第1电极17沿着垂直于相对方向D的方向在各个端子12的正下方进行延伸的配线21的端部21a相连接，从而与第1电极17相电连接。各个配线21通过将杂质掺杂于多晶硅层32c并实行低阻抗化从而与第1电极17形成为一体。
[0048]如图1以及图2所示，为了将电压施加于法布里-珀罗干涉滤光片10A的端子13以夹住光透过区域11并相对的形式被设置一对。还有，一对端子12进行相对的方向与一对端子13进行相对的方向相垂直。各个端子13被配置于从第2层叠体40的表面40a直至第2层叠体40的多晶硅层42a的贯通孔内，并且与第3电极19相电连接。
[0049]具体地来说如图5所示各个端子13通过与从第3电极19沿着垂直于相对方向D的方向在各个端子13的正下方进行延伸的配线22的端部22a相连接，从而与第3电极19相电连接。各个配线22通过将杂质掺杂于多晶硅层42a并实行低阻抗化从而与第3电极19形成为一体。
[0050]如图2以及图5所示，第3电极19经由一对配线23与第2电极18相电连接。各个配线23具有第1配线部24和第2配线部25。第1配线部24从第2电极18沿着垂直于相对方向D的方向在第2电极18的外侧的各个端子13的下方进行延伸。各个第1配线部24是通过将杂质掺杂于第1层叠体30的多晶硅层32b并实行低阻抗化来与第2电极18形成为一体的。第2配线部25从各个第1配线部24的端部24a沿着相对方向D在第3电极19侧的各个端子13的正下方进行延伸。各个第2配线部25被配置于从第2层叠体40的多晶硅层42a直至第1层叠体30的多晶硅层32b的贯通孔内，并与各个端子13以及各个第1配线部24的端部24a相连接。
[0051]如图2所示，在第1层叠体30的表面30a (即，第1层叠体30的多晶硅层32c的表面)上设置以包围第2配线部25的形式以环状进行延伸的沟槽26、以及沿着第1电极17的内缘以环状进行延伸的沟槽27。各个沟槽26，27的底面到达第1层叠体30的氮化硅层33a。沟槽26与第1电极17以及第2配线部25相电绝缘。沟槽27与第1电极17以及多晶硅层32c中的第1电极17的内侧的区域相电绝缘。各个沟槽26，27内的区域既可以是绝缘材料也可以是空隙，在本实施方式中沟槽26内的区域为氧化硅，且沟槽27内的区域为空隙。各个沟槽26，27的宽度为0.5?50 μπι的程度。另外，既可以在第2配线部25的周围形成多条(例如双重、三重)沟槽26，也可以沿着第1电极17的内缘形成多条(例如双重、三重)沟槽27。
[0052]在第2层叠体40的表面40a ( S卩，第2层叠体40的多晶硅层42c的表面)上设置以包围端子12的形式以环状进行延伸的沟槽28。沟槽28的底面到达牺牲层16。沟槽28与端子12以及第3电极19相电连接。沟槽28内的区域既可以是绝缘材料也可以是空隙，在本实施方式中沟槽28内的区域为空隙，且沟槽28的宽度为0.5?50 μπι的程度。另外，也可以在端子12的周围形成多条(例如双重、三重)沟槽28。
[0053]如图2所不，在基板14的光出射侧的表面14b上按反射防止层51、第3层叠体52、中间层53以及第4层叠体54这个顺序进行层叠。反射防止层51以及中间层53分别具有与反射防止层15以及牺牲层16相同的结构。第3层叠体52以及第4层叠体54分别具有将基板14作为基准而与第1层叠体30以及第2层叠体40相对称的层叠结构。由这些反射防止层51、第3层叠体52、中间层53以及第4层叠体54就构成了应力调整层50。应力调整层50被配置于基板14的光出射侧(另一方侧)，并具有抑制基板14发生翘曲的功能。在应力调整层50上以包含光透过区域11