集成悬臂开关的制作方法
【专利摘要】本公开涉及集成悬臂开关。一种纳米级机电开关形式的集成晶体管消除了CMOS电流泄露并且提高了开关速度。纳米级机电开关以从衬底的一部分延伸到腔中的半导悬臂为特征。悬臂响应于施加到晶体管栅极的电压而弯曲，因此在栅极下方形成导电沟道。当器件关断时，悬臂回到它的静止位置。这种悬臂的移动将电路断开，在栅极下方恢复不允许电流流动的空洞，因此解决了泄露的问题。纳米机电开关的制作与现有的CMOS晶体管制作流程兼容。通过掺杂悬臂并且使用背偏置和金属悬臂末端，可以进一步改进开关的灵敏度。纳米机电开关的面积可以小至0.1x0.1μm2。
【专利说明】
集成悬臂开关
技术领域
[0001]本公开总体上涉及先进的晶体管的几何结构并且涉及与微电子电路一起集成的机电器件。
【背景技术】
[0002]存在将电子器件与机械结构组合以形成用作例如微型传感器和致动器的电子控制移动部件的微机电系统(MEMs)。图1中示出了典型的作为平面晶体管的MEMs器件，其中导电沟道电耦合到源极但是与漏极分离。当电流施加到栅极时，导电沟道的分离端与漏极接触，从而闭合电路并且接通晶体管开关。像其他MEMs器件一样，在图1中示出的器件的电部分在基本上同一水平面中靠近机械部分布置。作为结果，总体占位面积(footprint)相当大，在10x10 μπι2的量级，而最新水平的电子电路现在以纳米测量，大约比MEMs器件小1000倍。目前MEMs器件相对大的尺寸限制了它们的生产、包装密度、精度、灵敏度以及经济价值。
【发明内容】
[0003]纳米机电开关形式的集成晶体管消除了电流泄露并且提高了开关速度。纳米机电开关以从衬底的一部分到腔内延伸的半导悬臂为特征。悬臂响应于施加到晶体管栅极的电压而弯曲，因此在栅极下方形成导电沟道。当器件关断时，悬臂回到它的静止位置，断开电路并且在栅极下方恢复不允许电流流动的空洞。因此，关断状态电流被迫为零，因此解决了泄露的问题。纳米机电开关的制作与现有的CMOS晶体管制作工艺兼容。背部偏置的使用以及悬臂上的金属末端可以进一步改进开关的灵敏度。纳米机电开关的占位面积可以小至
0.1x0.1 μ m2。
【附图说明】
[0004]在附图中，相同的附图标记标识相似的元件或动作。元件的尺寸和相对位置在附图中不一定成比例绘制。
[0005]图1A是根据现有技术的现有的平面MEMs开关50的图像透视图。
[0006]图1B是源于示出图1A中所示的现有的平面MEMs开关50的俯视平面图的图片，其中指示了长度尺度。
[0007]图2是根据如在本文中描述的一个实施例的流程图，该流程图示出了制作如在图3A-图6B中图示的纳米级机电开关的方法中的步骤。
[0008]图3A-图5是使用图2中示出的方法的制作过程中的连续步骤中的纳米级机电开关的横截面图。
[0009]图6A是根据第一实施例的完成的纳米级机电开关的横截面图。
[0010]图6B是在图6A中示出的完成的纳米级机电开关的俯视平面图。
[0011]图7-图8C是在图6A-6B中示出的完成的纳米级机电开关的备选实施例的横截面图。
【具体实施方式】
[0012]在下文的描述中，陈述了某些特定细节以便提供对所公开的主题的各方面的透彻的理解。然而，所公开的主题可以在没有这些特定细节的情况下实践。在一些实例中，没有详细描述包括本文所公开主题的实施例的半导体加工的公知结构和方法，以避免混淆本公开的其他方面的描述。
[0013]除非上下文另外需要，否则贯穿说明书和随附的权利要求书，用语“包括”及其变形，比如“包含”和“含有”应当以开放的、包含性的意义进行解释，也就是“包括，但不限于”。
[0014]贯穿本说明书对“一个实施例”或“一实施例”的引用意味着关于实施例描述的特定的特性、结构或者特征是包括在至少一个实施例中的。因此，短语“在一个实施例中”或者“在一实施例中”贯穿本说明书在各种地方的出现并不一定全部指相同的方面。此外，具体的特性、结构或特征可以在本公开的一个或者多个方面中以任何合适的方式组合。
[0015]贯穿本说明书对集成电路的引用通常意于包括在半导体衬底上建造的集成电路部件，不论这些部件是否一起耦合成电路或者能够被互连。贯穿本说明书，以最广的意义使用术语“层”以包括薄膜、帽等，并且一个层可以由多个子层组成。
[0016]贯穿本说明书对用于沉积氮化硅、二氧化硅、金属或类似材料的常规薄膜沉积技术的引用包括诸如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、金属有机化学气相沉积(MOCVD)、等离子体增强化学气相沉积(PECVD)、等离子体气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、无电镀等这样的工艺。本文参考这些工艺的示例描述特定实施例。然而，本公开和对某些沉积技术的引用不应当被限制到上面描述的这些。例如，在一些情况下，引用CVD的描述可以备选地使用PVD实现，或者指定电镀的描述可以备选地使用无电镀来完成。此外，对薄膜形成的常规技术的引用可以包括原位生长膜。例如，在一些实施例中，氧化物受控生长到期望的厚度可以通过在加热腔室中将硅表面暴露于氧气或者湿气而实现。
[0017]贯穿本说明书对在半导体制作领域已知的用于图形化各种薄膜的常规光刻技术的引用包括旋涂-曝光-显影工艺序列，通常接着是刻蚀工艺。备选地或者附加地，光致抗蚀剂也可以用于图形化硬掩膜(例如，氮化硅硬掩膜)，硬掩膜又可以用于图形化下面的膜。
[0018]贯穿本说明书对在半导体制作领域已知的用于选择性去除多晶硅、氮化硅、二氧化硅、金属、光致抗蚀剂、聚酰亚胺或者类似材料的常规刻蚀技术的引用包括诸如湿法化学刻蚀、反应离子(等离子体)刻蚀(RIE)、洗涤、湿法清洗、预清洗、喷洗、化学机械平坦化(CMP)等这样的工艺。本文参考这些工艺的示例描述特定实施例。然而，本公开和对某些沉积技术的引用不应当被限制到所描述的这些。在一些实例中，两种这样的技术可以互换。例如，去除光刻胶可以使用将样品浸入湿化学浴中，或者备选地，直接喷涂湿化学剂到样品上。
[0019]本文参考已经生产的纳米机电开关器件来描述特定实施例；然而，本公开和对特定材料、尺寸以及加工步骤的细节和次序的引用是示例性的，并且不应当被限制到所示的那些。
[0020]现在转到附图，图1A示出了安装在衬底的顶上的现有的平面MEMs开关50。开关50具有源极端子52、栅极端子54、漏极端子56和具有末端59的长度L的悬臂58。端子52、54,56和悬臂58中的每一个由例如传导电流的半导体或金属的导电材料制成。悬臂58是柔性的、可移动的构件，悬臂58从源极端子52向外延伸到超出漏极端子56最近的边缘60的一定距离。栅极端子54布置在悬臂58的一侧。悬臂58以较短距离与栅极端子54隔开使得当栅极端子54被激励时，悬臂58被拉向栅极端子54。因为悬臂58的末端59比最近源极端子52的固定端更自由地运动，所以末端59可以与漏极端子56接触。当末端59接触漏极端子56时，开关50闭合，在源极端子52和漏极端子56之间通过悬臂58允许电流的流动，悬臂58充当电流沟道。
[0021]图1B示出了平面MEMs开关器件50的附加了 3 μπι的长度尺度的放大图。该尺度指示悬臂58大约10 μ m长，这与常规的MEMs器件的尺寸一致。示例性的平面MEMs开关50的总体占位面积在大约200 μ m2范围内。
[0022]图2示出了根据一个实施例的在制作作为适合用于在集成电路中使用的纳米级晶体管器件的悬臂开关的方法中的步骤。与平面MEMs开关器件50不同，在本文中描述的悬臂开关被集成到形成衬底的延伸的分层半导体结构中，并且用于制作悬臂开关的工艺与常规的CMOS流程完全兼容。用于在绝缘体上硅(SOI)衬底上构建这种纳米级悬臂开关的方法100中的步骤进一步由图3-图6B图示并且在下文中描述。在硅衬底上构建的第二实施例在图7示出。可以用于构建第三实施例的另外的步骤在图8A-图8C中图示。
[0023]在102，如在图3A和3B中所示，分层的堆叠122通过在SOI晶圆上以交替布置方式来外延生长第一半导体材料和第二半导体材料(例如，硅锗(SiGe)和硅)的层形成。SOI晶圆包括硅衬底114、厚度在大约15nm-25nm的范围内的掩埋氧化物(BOX)层116和BOX层116上方的具有大约10nm-15nm的范围内的厚度的上覆硅层118。这种SOI晶圆是在半导体产业中普遍使用的标准的起始材料。备选地，硅晶圆可以用作起始材料，并且BOX层116和上覆硅层118可以随着本制作工艺的初始步骤形成。在一个实施例中，SiGe 120的第一区域与在上覆硅层118同一水平处如下形成:首先，具有二氧化硅(S12)的第一层和氮化硅(SiN)的第二层的硬掩膜在上覆硅层118上形成。图案化硬掩膜以去除对应于SiGe 120的期望尺寸的一部分，并且从上覆硅层118的暴露出的表面外延生长SiGe。在外延期间，硬掩膜的S1Jl在高温下保护上覆硅层118不与SiN层接触。然后，使用本领域已知的冷凝工艺将锗从SiGe区域向下驱动到上覆硅层118中。然后，去除硬掩膜层以产生图3A中示出的结构。
[0024]接下来，形成包含SiGe 126的第二区域的第一附加硅层124。在一个实施例中，从上覆硅层118外延生长第一附加硅层124到大约15nm-30nm的范围内的厚度。第一附加硅层124的厚度将确定用于纳米机械开关的悬臂的厚度并且将影响其柔性。可以在外延工艺期间原位掺杂或通过利用例如砷或磷的负离子注入来掺杂第一附加硅层124到大约
8.0E19 - 3.0E20cm3的范围内的浓度。然后使用Si02/SiN硬掩膜来图案化第一附加硅层124以形成被硅材料包围的开口。然后，可以外延生长SiGe 126的第二区域以使用刚刚描述的相同的技术填充开口。然后，去除Si02/SiN硬掩膜。
[0025]接下来，形成包含SiGe 130的第三区域的附加硅层128。在一个实施例中，从第一附加硅层124外延生长附加硅层128到大约10nm-15nm的范围内的厚度。附加硅层128的厚度将确定悬臂要闭合开关将需要移动通过的距离。这样的距离可以使用外延生长精确地实现，以形成附加硅层128和SiGe的第三区域。可以在外延工艺期间原位掺杂或通过利用例如砷或磷的负离子注入掺杂附加硅层128到大约1.0-2.0E20cm 3的范围内的浓度。然后使用Si02/SiN硬掩膜图案化附加硅层128以形成再次由硅材料包围的开口。然后可以外延生长SiGe 130的第三区域以填充开口。然后去除Si02/SiN硬掩膜以产生在图3B中示出的结构。
[0026]在104，在SiGe 130的第三区域的顶上形成常规的晶体管栅极结构140，覆盖分层的堆叠。首先，沉积例如S12或诸如HfO2的高k材料的电介质材料的例如2nm-5nm的薄层，随后沉积多晶硅和SiN的层。然后图案化S12、多晶硅和SiN以形成栅极结构140，栅极结构140包括栅极电介质148、栅极电极150和绝缘帽152。然后以通常的方式通过共形沉积例如SiN来形成绝缘的侧壁间隔件154，随后各向异性地去除覆盖栅极电极150的SiN部分下至SiN帽152，将SiN的侧壁部分留在原地。由此形成的晶体管栅极结构140可以用作用于掺杂附加硅层128以降低硅的电阻的掩膜。掺杂剂是否也并入SiGel30的第三区域中将是无关紧要的，因为在本结构中的SiGe区域是牺牲性的。备选地，可以使用金属栅极而不是多晶硅栅极。可以通过任何常规的方法形成金属栅极，例如，通过替换金属栅极(RMG)工艺形成金属栅极，在该工艺中，在形成晶体管结构140之后，去除多晶硅栅极电极并且由金属栅极电极替换。
[0027]在106，如在图4中所示，在晶体管栅极结构140的任一侧上形成外延抬升的源极区域142和漏极区域144。在一个实施例中，从附加硅层128和SiGe 130的第三区域外延生长抬升的源极区域142和漏极区域144到大约20-35nm范围内的厚度。可以利用与用来掺杂第一附加硅层124的离子相同极性的离子原位掺杂抬升的源极区域142和漏极区域144。抬升的源极区域142和漏极区域144包括向下倾斜到侧壁间隔件154的基底的琢面146。
[0028]在108，通过部分地各向异性刻蚀工艺去除抬升的源极区域142和漏极区域144的一部分以在晶体管栅极结构140的基底处形成开口 162，因此暴露出第三SiGe区域130。期望开口 162在3nm-8nm的范围内，因此在侧壁间隔件154的基底和源极和琢面源极区域142和漏极区域144的内角之间留下大约5nm间隙。
[0029]在110，如在图5、图6A中所示，选择性地去除分层的堆叠的SiGe部分以形成包围具有末端166的悬臂164的腔160。在一个实施例中，通过将分层的堆叠暴露于盐酸(HCL)实现SiGe的用于牺牲的第一区域120、第二区域126和第三区域130的分别去除。HCL将选择性地刻蚀SiGe的区域，留下硅的各个层。首先，HCL直接地在开口 162之下腐蚀SiGe130的第三区域，在晶体管栅极结构140下方创建空洞。然后，因为HCL是例如液体刻蚀剂的液体，所以HCL将流到由此造成的空洞内，并且继续刻蚀出SiGe 126的第二区域，随后蚀刻SiGe 120的第一区域，因此将悬臂164释放。由第一附加硅层124中的剩余的硅形成悬臂164使得悬臂164从源极区域142下方向外延伸到直接地在晶体管栅极结构140下方的腔160内。当完成SiGe去除步骤110时，基于相对于悬臂164的电势的栅极电极150的电势，悬臂164可以在腔160内朝向或远离晶体管栅极结构140自由弯曲。
[0030]在操作中，当将超过阈值的足够的正电压施加到栅极电极150时，掺杂悬臂164偏向相反地掺杂的栅极。悬臂164可以足够弯曲使得末端166能够与漏极区域144的基底物理和电接触。当这种接触发生时，由于从源极区域142到漏极区域144建立了电流路径，所以机电开关被闭合，其中悬臂164作为晶体管沟道。可以在制作期间通过调整附加硅层128的厚度来调节阈值电压。另外，可以经由硅衬底114的背部电接触来施加例如大约3V-4V的范围内的电压以背偏置BOX层116以排斥悬臂164并且帮助末端166向漏极区域144移动。BOX层116因此可以作为背栅极。当施加到栅极电极150的电压不再超过阈值电压时，悬臂164松弛并且回到它的原始延伸的位置。备选地，可以阳性地掺杂悬臂164以及源极区域142和漏极区域144以形成P型器件，在操作中，对于该P型器件，将负电压施加到栅极电极150。
[0031]在延伸的位置中，开关是断开的，即源极142和漏极144之间存在开路。因此，在关断状态下，没有电流流过悬臂164。此外，因为腔160直接地定位在晶体管栅极结构140的下方，所以电荷不能从源极区域142和漏极区域144的末端泄露到衬底中。响应于局域化电场，少量的电荷可以从源极区域142和漏极区域144迀移到硅层128、124、118中。然而，电流不能从源极区域142流向漏极区域144，因为电路径被腔160或者绝缘BOX层116阻断。因此，关断状态泄露电流是零，防止给晶体管供电的电池电源的耗尽。为了使悬臂164具有足够的柔性以断开和闭合开关，悬臂164被设计成具有适当的机械性能和尺寸，该机械性能和尺寸将允许悬臂响应于集成电路中使用的在大约0.5V - 1.0V的范围内的电压电平。在一个实施例中，悬臂164具有至少约4.0的长宽比并且阈值电压是约0.8V。
[0032]更一般地，开关动作可以是电容、静电或电感效应中的一个或多个的结果。例如，栅极电极150、漏极区域144和悬臂164可以包含具有对施加到栅极电极150的电压的影响有响应的磁性能的电磁材料。
[0033]在112，如在图6A中所示，利用玻璃材料172将开口 162密封以形成完成的结构。在一个实施例中，玻璃材料172是本领域众所周知的旋涂式玻璃(SOG)。旋涂式玻璃是在小于100°C的温度下具有高粘度的液体材料，该旋涂式玻璃在沉积之后可以硬化以形成固态玻璃。备选地，可以在开口 162之上溅射S12以形成密封。一旦开口 162被密封，则玻璃材料172就可以凹进在源极区域142和漏极区域144的顶表面下方。
[0034]图6B示出了晶体管栅极结构140被固定在例如将相邻器件彼此分离的二氧化硅绝缘结构的隔离区域180上。隔离区域180在图3A-图6A中示出的横截面图的剖面182的后面和前面延伸。因此，在图5和图6A中，晶体管栅极结构140看上去像漂浮在腔160之上，但是实际上，晶体管栅极结构140形成在横切剖面182的方向上在腔160之上延伸的桥。
[0035]图7示出了纳米级机电开关的第二实施例，其中省略了 BOX层116。在第二实施例中，通过简单地从下面的硅衬底114外延地生长SiGe，可以在与上覆硅层118相同的水平处形成SiGe。备选地，上覆硅层118可以被形成为SiGe层，并且被图案化以合并硅的区域以实现在图7中示出的相同的结构。然而，在图7中示出的实施例将不具有将背偏置施加到器件以帮助移动悬臂164的选择。在没有BOX层116的情况下这样做会通过经过硅衬底114和中介的硅的附加层118、124、128将源极耦合到漏极而使晶体管短路。备选地，可以使用上文描述的冷凝工艺来制作在图7中示出的第二实施例。
[0036]图8A-图8C图示了纳米级机电开关200的第三实施例，其中通过由例如钨(W)的金属制作末端166增强了器件的灵敏度。如在图8A-图SB中所示，可以对步骤102进行这种修改。图8A示出了将金属末端192合并到第一附加硅层124中。在第二 SiGe区域126的形成之后，沉积SiN硬掩膜，并且利用与将为悬臂164的掺杂硅的最左端对准的开口来图案化SiN硬掩膜。然后，例如，通过沉积钨并且抛光钨表面以停止在SiN硬掩膜上，悬臂164的末端166被刻蚀掉并且由金属末端192替换。当SiN硬掩膜仍然在原位时，钨被凹进，并且利用例如S12的氧化物填充凹进的区域，以形成覆盖金属末端192的氧化物掩膜194。将氧化物平坦化以停止在SiN硬掩膜上。然后去除SiN硬掩膜，留下覆盖金属末端192的氧化物掩膜194。在第二附加硅层和SiGe的第三区域的后续的外延生长期间，氧化物掩膜防止金属末端192的暴露。在形成腔160之后(图8B)，可以在对硅和氧化物有选择性的各向同性干法刻蚀工艺中去除氧化物掩膜。在一个实施例中，干法刻蚀流程采用通常用于去除硅钴镍(SiCoNi)膜的已知的刻蚀剂。刻蚀剂可以通过与漏极区域144相邻的开口 162进入腔160。图8C示出了纳米级机电开关200的完成的第三实施例。在操作期间，金属末端196帮助降低悬臂164和掺杂漏极区域144之间的接触电阻。
[0037]应当理解，虽然本文中描述的本公开的特定的实施例是为了说明的目的，但是可以做出各种修改而不脱离本公开的精神和范围。因此，本公开仅受附加的权利要求限制。
[0038]根据上文详细的描述可以对实施例做出这些和其他改变。一般而言，在下面的权利要求中，使用的术语不应当被解释成将权利要求限制到在说明书和权利要求公开的特定的实施例，而是应当被解释成包括这样的权利要求所享有的所有可能的实施例连同等价方案的全部范围。因此，权利要求不被本公开限制。
[0039]上文描述的各种实施例可以组合以提供进一步的实施例。在该说明书中提到的和/或在申请资料表中列出的所有美国专利、美国专利申请公布、美国专利申请、外国专利、夕卜国专利申请和非专利公布通过引用整体并入本文。如果必要，则可以修改实施例的方面以采用各种专利、申请和公布的构思来提供更进一步的实施例。
【主权项】
1.一种装置，包括: 硅衬底； 分层的堆叠，覆盖所述硅衬底； 腔，定位在所述分层的堆叠内； 柔性构件，从所述分层的堆叠的层延伸到所述腔中；以及 栅极，覆盖所述柔性构件，所述栅极配置成经由电流控制所述柔性构件的运动。2.根据权利要求1所述的装置，其中所述栅极配置成通过电容机构、静电机构或电感中的一个或多个来控制所述运动。3.根据权利要求1所述的装置，其中所述腔在所述栅极的一部分的下方延伸。4.根据权利要求1所述的装置，其中所述柔性构件是悬臂，并且所述栅极配置成使所述悬臂偏斜。5.根据权利要求4所述的装置，其中所述悬臂具有大于4.0的长宽比。6.根据权利要求4所述的装置，其中所述悬臂是导电的，并且当偏斜时，与所述分层的堆叠的电流承载部分接触，因此闭合开关。7.根据权利要求6所述的装置，其中所述栅极是晶体管栅极，并且闭合所述开关允许电流在晶体管的源极端子和漏极端子之间流动。8.一种开关，包括: 硅衬底； 栅极电极，覆盖所述硅衬底，所述栅极电极配置成接收被施加用于激活所述开关的电压；以及 柔性构件，布置在所述硅衬底和所述栅极电极之间的腔内，所述柔性构件配置成响应于施加的所述电压而偏斜，以闭合所述开关。9.根据权利要求8所述的开关，进一步包括形成在所述衬底上的源极区域和漏极区域，其中所述开关是一种类型的晶体管。10.一种集成电路，包括根据权利要求9所述的晶体管。11.根据权利要求8所述的开关，进一步包括在所述硅衬底内的掩埋氧化物层以及与所述硅衬底电接触的背侧。12.根据权利要求8所述的开关，进一步包括与所述栅极电极相邻的掺杂的外延半导体，所述掺杂的外延半导体配置成当电压施加到所述栅极电极时，与所述柔性构件接触。13.根据权利要求8所述的开关，进一步包括在所述柔性构件的一个端部处的金属末端。14.根据权利要求8所述的开关，具有0.1x0.1ym2 - 100x100 μπι2的范围内的占位面积。15.一种方法，包括: 在硅衬底上形成分层的堆叠，所述分层的堆叠至少包括交替布置的第一半导材料和第二半导材料； 形成覆盖所述分层的堆叠的晶体管栅极结构； 在所述晶体管栅极结构的任一侧上形成抬升的源极区域和漏极区域； 去除所述抬升的源极区域和漏极区域的一部分以暴露所述分层的堆叠的顶层； 从所述分层的堆叠选择性地去除所述第一半导体材料以形成包围由所述第二半导材料构成的可移动构件的腔；以及将所述腔的开口密封。16.根据权利要求15所述的方法，其中所述抬升的源极区域和漏极区域是琢面的。17.根据权利要求15所述的方法，其中所述可移动构件是悬臂。18.根据权利要求15所述的方法，其中将所述开口密封需要施加旋涂式玻璃材料。19.根据权利要求15所述的方法，其中所述栅极结构包括金属栅极、高k栅极电介质和绝缘侧壁间隔件。20.根据权利要求15所述的方法，其中所述半导材料包括硅和硅锗中的一个或多个。21.根据权利要求15所述的方法，其中所述硅衬底是包括掩埋氧化物层的绝缘体上硅衬底。22.根据权利要求15所述的方法，进一步包括在所述可移动构件上形成金属末端。23.根据权利要求15所述的方法，其中选择性地去除所述第一半导体材料需要暴露于盐酸。
【文档编号】B81B7/00GK106006536SQ201510599756
【公开日】2016年10月12日
【申请日】2015年9月18日
【发明人】柳青, J·H·张
【申请人】意法半导体公司