专利名称：集成电路器件的制作方法
技术领域：
本发明涉及一种具有内置式单片电路温度传感器的集成电路器件。本发明能够特别适合应用于具有在半导体工艺中制作的温度传感器的半导体集成电路器件。
背景技术：
近来，为了防止集成电路器件中的器件热击穿并为了稳定诸如晶体振荡器之类的依赖于温度特性的器件的工作过程，对监视集成电路器件的工作温度的要求日益加剧，这些器件都设置在集成电路器件中。
关于这一点，例如，日本专利JP特开平1-302849公开了一种通过升高温度而保护半导体集成电路器件中的LSI(大规模集成电路)免受热击穿的技术，即通过在与LSI相同的衬底上设置温度传感器，在由温度传感器检测的温度超出预定值时，确定LSI异常过热，并随后关闭LSI。
例如，日本专利JP特开平9-229778中提出了一种使用寄生pn结二极管作为这种温度传感器的技术。图1是图示具有日本专利JP特开平9-228778中描述的温度传感器的传统半导体集成电路器件的横向剖视图，图2所示的等效电路示出图1所示半导体集成电路器件的温度传感器部分。
如图1所示，这种传统半导体温度传感器21包括P型硅衬底PSub以及形成在该P型硅衬底PSub上的多层布线层M21。多层布线层M21是多个布线层的叠层以及多个交替层叠的绝缘层。半导体集成电路器件21设有逻辑电路部分2，其形成在P型硅衬底PSub的顶表面和多层布线层M21的预定区域；以及温度传感器部分23，其形成在P型硅衬底PSub的顶表面所在区域和没有形成逻辑电路部分2的多层布线层M21上。
CMOS(补偿金属氧化物半导体)电路4，例如，设置在逻辑电路部分2中。在CMOS电路4中，N势阱NW1和P势阱PW1以彼此相邻的方式形成在P型硅衬底PSub的顶表面上。在N势阱NW1的顶表面上，形成彼此隔开的两个P+扩散区P1和P2作为源/漏区。在P势阱PW1的顶表面上，形成彼此隔开的两个N+扩散区N1和N2作为源/漏区。在N势阱NW1的P+扩散区P1和P2之间形成沟道区5，而在P势阱PW1的N+扩散区N1和N2之间形成沟道区6。
栅极绝缘层(未示出)设置在多层布线层M21的所在区域，该多层布线层M21包括直接叠置在沟道区5和6上，而例如多晶硅的栅极G1和G2分别设置在直接叠置在沟道区5和6上的区域中。栅极G1和G2共同连接至栅极端子Vg。沟道区5、作为源/漏区的P+扩散区P1和P2、栅极绝缘层和栅极G1形成P型MOS晶体管。沟道区6、作为源/漏区的n+扩散区N1和N2、栅极绝缘层和栅极G2形成N型MOS晶体管。
通路V1以连接至P+扩散区P1的方式设置在多层布线层M21中的P+扩散区上，而布线W1以连接至通路V1的方式设置在通路V1上。通路V2以连接至布线W1的方式设置在布线W1上，而电源电势布线Vcc以连接至通路V2的方式设置在通路V2上。于是，P+扩散区P1通过通路V1、布线W1和通路V2连接至电源电势布线Vcc。
通路V3以连接至P+扩散区P2的方式设置在多层布线层M21的P+扩散区P2上，而通路V4以连接至N+扩散区N1的方式设置在N+扩散区N1上。布线W2以连接至通路V3和V4的方式设置在通路V3和V4上。通路V5以连接至布线W2的方式设置在布线W2上，而布线W3以连接至通路V5的方式设置在通路V5上。于是，P+扩散区P2和N+扩散区N1通过通路V3和V4、布线W2和通路V5连接至布线W3。
进一步地，通路V6以连接至N+扩散区N2的方式设置在多层布线层M21的N+扩散区N2上，而布线W4以连接至通路V6的方式设置在通路V6上。通路V7以连接至布线W4的方式设置在布线W4上，而接地电势布线GND以连接至通路V7的方式设置在通路V7上。于是，N+扩散区N2通过通路V6、布线W4和通路V7连接至接地电势布线GND。
P+扩散区P3形成在不是其上形成N势阱NW1和P势阱PW1的区域的、P型硅衬底PSub的顶表面的那个区域上。通路V8、布线W5、通路V9和接地电势布线GND在从底部到顶部的方向上依次形成在多层布线层M21中的P+扩散区P3上，而P+扩散区P3通过通路V8、布线W5和通路V9连接至接地电势布线GND。
在温度传感器部分23中，N势阱NW2形成在P型硅衬底PSub的顶表面上，而P+扩散区P21和N+扩散区N21在N势阱NW2的顶表面上彼此隔开形成。通路V21、布线W21、通路V22和接地电势布线GND在从底部到顶部的方向上依次形成在多层布线层M21中的P+扩散区P21上，而P+扩散区P21通过通路V21、布线W21和通路V22连接至接地电势布线GND。
通路V23以连接至N+扩散区N21的方式连接至多层布线层M21的N+扩散区N21，而布线W22设置在通路V23上。布线W22的一端连接至通路V23，并连接至输出端子Vout 21。通路V24以连接至布线W22另一端的方式设置在布线W22之下，例如多晶硅制成的电阻R设置在通路V24之下。电阻R呈片形，其一端连接至通路V24。电阻R与CMOS电路4的栅极G1和G2同时形成，并与栅极G1和G2设置在同一层。通路V25以连接至电阻R另一端的方式设置在电阻R上。布线W23、通路V26和电源电势布线Vcc在从底部到顶部的方向上依次设置在通路V25上，而电阻R通过通路V25、布线W23和通路V26连接至电源电势布线Vcc。
于是，比将被提供到P+扩散区P21的电势更高的电势被提供到N栅极NW2。由此，在P+扩散区P21和N势阱NW2之间形成正向pn结，从而形成寄生pn结二极管D。
在多层布线层M21中，通路V1、V3、V4、V6、V8、V21和V23设置在第一绝缘层中，在第一绝缘层中栅极G1和G2和电阻R设置在同一层中。布线W1、W2、W4、W5、W21、W22和W23在设置于第一绝缘层上的第一布线层中设置在同一层中，而通路V2、V5、V7、V9、V22H V26在设置于第一绝缘层上的第一布线层中设置在同一层中。进一步地，独立接地电势布线GND、独立电源电势布线Vcc以及布线W3在设置于第二绝缘层上的第二布线层中设置在同一层中。除独立通路、独立布线和电阻R以及叠置在第二布线层上的层之外的多层布线层M21的那些部分被绝缘材料7隐藏起来。
在半导体集成电路器件21的温度传感器部分23中，如图2所示，电阻R和寄生pn结二极管D以从电源电势布线Vcc到接地电势布线GND的顺序串联连接，而输出端子Vout 21连接至端子R和寄生pn结二极管D之间的节点。寄生pn结二极管D以正向方向连接。
采用这种结构，如图1所示，当半导体集成电路器件21的温度变化时，寄生pn结二极管D的特性发生变化，由此改变了输出端子Vout 21的电势。通过检测输出端子Vout 21的电势而测量半导体集成电路器件21的温度。由于可利用MOS晶体管的器件结构在半导体集成电路器件21中形成寄生pn结二极管D，由此不需改变传统的MOS关于过程就可以形成温度传感器部分23。
但是，现有技术存在下列问题。根据图1和2所示的现有技术，当寄生pn结二极管D的温度系数低至大约0.002/K时，就不能获得足够的SNR(信噪比)。
发明内容
因此，本发明的目的是提供一种具有能够提供足够的SNR的温度传感器的集成电路器件。
根据本发明所述的一种集成电路器件，包括衬底以及设置在所述衬底上的多层布线层。该多层布线层包括两条布线；分别连接至所述两条布线的两个插头；由金属氧化物制成并连接在所述两个插头之间的温度监视部件；分别连接在所述插头和所述温度监视部件之间的两个衬垫。每个衬垫由下述材料形成，所述材料不形成位于这个衬垫和所述金属氧化物之间的绝缘膜。
根据本发明，温度监视部件连接在穿过插头的布线和衬垫之间。由于形成温度监视部件的金属氧化物的电阻率根据温度发生变化，因此可通过测量布线之间的电阻值而测量温度。由于金属氧化物的电阻率温度系数大于pn结二极管的电阻率的温度系数并比其更加稳定，因此可以获得更高SNR的温度测量结果。由于在本发明中上述导电材料制成的衬垫设置在插头和温度监视部件之间，在形成温度监视部件时，不在插头和温度监视部件之间的接口处形成绝缘膜，由此确保了在插头和温度监视部件之间具有很高的连接可靠性。
金属氧化物为氧化钒(VOx)，而且插头由钨形成。衬垫由从下述一组材料中选择的一种类型的导电材料、或者从该组材料中选择的至少两种类型的导电材料的混合物、或者包含这些导电材料和所述混合物的材料形成，该组材料为Ti、TiN、Al、AlCu合金、Cu、Ta、TaN、和NiCr合金。当氧化钒温度监视部件直接形成在由钨制成的插头上时，当温度监视部件形成时，可以在插头和温度监视部件之间的接口处形成绝缘膜，降低了连接可靠性。可通过在插头和温度监视部件之间设置上述材料制成的衬垫而防止这样形成绝缘膜。
优选集成电路器件进一步包括逻辑电路部分，该逻辑电路部分的至少一部分直接布置在所述温度监视部件之下。这样确保有效利用直接位于温度监视部件之下的区域，因此有可能使集成电路器件小型化。
优选布线布置在多层布线层的最顶层，而且插头、衬垫和温度监视部件布置在布线上。因此，可将传统平台应用于位于多层布线层的最顶层布线之下的、半导体集成电路器件的这些部分。即便当由特殊材料形成温度监视部件时，也不会污染制作位于最顶层布线之下的部分的制作仪器。
根据本发明，设置由金属氧化物制成的温度监视部件可实现具有高SNR温度传感器的集成电路器件。
图1的横向剖视图表示具有温度传感器的传统半导体集成电路器件；图2的等效电路图表示图1所示半导体集成电路器件的温度传感器部分；图3的横向剖视图表示根据本发明的第一实施例所述的半导体集成电路器件；图4的等效电路图表示图3所示的半导体集成电路器件的温度传感器部分；以及图5的横向剖视图表示根据本发明的第二实施例所示的半导体集成电路器件。
具体实施例方式
下面参照附图具体说明本发明的优选实施例。首先，将要讨论本发明的第一实施例。图3的横向剖视图表示根据本发明的第一实施例所述的半导体集成电路器件，而图4的等效电路图表示图3所示的半导体集成电路器件的温度传感器部分。根据该实施例所述的半导体集成电路器件形成在单个硅片上。如图3所示，根据该实施例所示的半导体集成电路器件1设有温度传感器部分3、逻辑电路部分(未示出)以及用于将半导体集成电路器件1的内部电路连接至外部设备的外部衬垫。下面将说明与整个半导体集成电路器件1共同的结构。
半导体集成电路器件1设有其上设有多层布线层M1的P型硅衬底PSub。片式层16设置在多层布线层M1上。多层布线层M1为在衬底侧依次层叠的例如三层布线层L1至L3组成的叠层。例如由铝(AL)制成的布线W11设置在布线层L2，而例如由钨(W)制成的通路V11在布线W11上设置成插头。例如由铝制成的布线W12设置在布线L3，而例如由钨通路V12在布线W12上设置成插头。布线W12是多层布线层M1的最顶层的布线。布线W11、通路V11、布线W12和通路V12以规定的次序串联连接。把布线W11连接至形成在P型硅衬底PSub的顶表面的扩散区(未示出)的通路(未示出)设置在布线层L1。不象多层布线层M1中的布线层中那样，正式布线并不形成在片式层16中。进一步地，除布线和通路之外的多层布线层M1和片式层16的这些部分被诸如氧化硅之类的绝缘材料隐藏起来。
现在说明半导体集成电路器件1的各个部分的结构。该半导体集成电路器件1的逻辑电路部分的结构与半导体集成电路器件21的逻辑电路部分的结构相同。也就是说，逻辑电路部分执行算法操作和存储之类的过程，而且具有诸如CMOS电路之类的器件。逻辑电路部分可以包括在利用温度传感器部分3测量的结果的基础上执行数据处理的电路。
在温度传感器部分3中，如上所述，两条布线W11和两条布线W12分别设置在多层布线层M1的布线层L2和L3中。于是，每一组都具有以规定的次序串联连接的布线W11、通路V11、布线W12和通路V12的两组导电结构被设置在多层布线层M1。例如由钛(Ti)制成的两个衬垫8形成在位于多层布线层M1中的覆盖通路V12的顶侧的那个区域。衬垫8的厚度例如为100至200纳米(nm)。衬垫呈这样的形状，即从垂直于多层布线层M1的顶表面的方向来看(以下称作“在平面视图中”)盖住通路V12。
绝缘层15以覆盖多层布线层M1和衬垫8的方式设置，而两个通路9形成在绝缘层15的区域，该区域以到达衬垫8的方式直接位于衬垫8之上。也就是说，绝缘层15覆盖没有被衬垫8覆盖多层布线层M1的顶表面的那个区域、以及不是衬垫8的中心部分的衬垫8的周边区域。
氧化钒(VOx)隐藏在通路9中。氧化钒的温度监视部件10以连接至两个通路9的方式设置。通过在氧气氛下进行反应喷溅而连续沉积钒目标，进而形成隐藏在通路9中的氧化钒和形成温度监视部件10的氧化钒。因此，在形成为一体的通路9和温度监视部件10之间基本上没有接口。由绝缘材料7制成的绝缘层以覆盖温度监视部件10的方式形成在绝缘层15上。衬垫8、绝缘层15、温度监视部件10和绝缘材料7制成的绝缘层形成片式层16。
温度监视部件10的形状例如为平面视图中的正方形片，而且正方形的一条边例如为10至20微米，厚度例如为0.1至0.2微米。氧化钒的稳定混合物例如为VO2和V2O5等，对于氧化钒的化学式VOx中的x在2左右。当温度为25℃时，氧化钒在硅晶片上的体积电阻率为0.01至10(Ω.cm)左右，而温度系数大约为-0.02至-0.03(/K)。温度监视部件10的电阻例如为几百Ω，例如300Ω。
由于以上述方式构造成温度监视部件，其中两条布线W11中的一条通过一条通路V11、一条布线W12、一条通路V12、一个衬垫8和一条通路9连接至温度监视部件10的一端，而两条布线W11中的另一条通过另一通路V11、另一布线W12、另一通路V12、另一衬垫8和另一通路9连接至温度监视部件10的另一端。也就是说，温度监视部件10连接在两条布线11之间。
例如，其中一条布线W11连接至接地电势布线GND(参见图4)，而另一条布线W11通过电阻R(参见图4)连接至电源电势布线Vcc(参见图4)，而且输出端子Vout(参见图4)连接在温度监视部件10和电阻R之间。电阻R的结构和多层布线层M1中的布局位置与例如图1所示的传统半导体集成电路器件21的电阻R相同。也就是说，本实施例中的电阻R由多晶硅层形成，其电阻值例如设定为几乎等于温度监视部件10的电阻值，例如为为几百Ω，例如300Ω。
在除逻辑电路部分和温度传感器部分3之外的、那部分半导体集成电路器件1的部分处的多层布线层M1的布线层L3和片式层16中形成开孔19，而外部衬垫20设置在绝缘层19的底部。外部衬垫20例如由铝形成，而且与布线W12设置在同一层中。外部衬垫20用于把半导体集成电路器件1连接至外部设备。
由于以上述方式构成根据本发明所述的半导体集成电路器件1，因此在图4所示的温度传感器部分3中形成具有电阻R和温度监视部件10的电路，该电阻R和温度监视部件10从电源电势布线Vcc至接地电势布线GND以规定的次序串联连接。输出端子Vout1连接至端子R和温度监视部件10之间的节点。
在半导体集成电路器件1中，逻辑电路部分(未示出)设置在P型硅衬底PSub和多层布线层M1处，而不设置在作为多层布线层M1的上层的片式层16处。但是，温度传感器部分3的温度监视部件10设置在片式层16处。
下面讨论具有上述结构的根据本发明所述的半导体集成电路器件1的操作过程。当接地电势施加到接地电势布线GND而且电源电势施加到电源电势布线Vcc时，如图4所示，输出端子Vout1的电势的值位于接地电势和电源电势之间，并由温度监视部件10的电阻值和端子R的电阻值确定。当由于外部温度的上升或者逻辑电路波段受驱动而产生的热量使半导体集成电路器件1的温度上升时，温度监视部件10的温度也上升，从而使其阻值增加。由于形成温度监视部件10的氧化钒电阻率的温度系数此时为-0.02至-0.03左右，因此随着温度上升1度，电阻值下降2至3％。之后，通过检测输出端子Vout1的电势来测量半导体集成电路器件1的温度。
本实施例的效果将在下面进行讨论。由于氧化钒电阻率的温度系数的绝对值为0.02至0.03左右，其大于寄生pn结二极管的绝对值0.002，因此在测量温度时可获得很高的SNR。由于氧化钒的化学性质稳定，因此能够提高温度传感器部分3的可靠性。由此提高了半导体集成电路器件1的可靠性。
由于钛(Ti)衬垫8设置在钨通路V12和氧化钒通路9之间，在通路9中沉积氧化钒时，在通路V12和通路9之间不会形成绝缘膜。这样能够提高通路V12和通路9之间的连接可靠性。
如果不设置衬垫8而且氧化钒直接沉积在钨通路V12上，则在钨和氧化钒之间形成绝缘膜。这样就降低了通路V12和通路9之间的连接可靠性。虽然假设绝缘膜的成分包含钨和钒的金属混合物，但详细成分和层的厚度等仍然并清楚。
进一步地，在本实施例中，温度监视部件10设置在作为多层布线层M1的上层的片式层16，而且逻辑电路部分不设置在片式层而是设置在位于片式层16之下的布线层中。这样就有可能使用用于逻辑电路部分的现有宏指令(macros)。由于在形成逻辑电路部分之后形成温度监视部件10，由此可采用传统制作工艺形成逻辑电路部分。因此，对于这种逻辑电路部分，没有必要改变现有的平台。这样就避免了由于设置温度监视部件10而造成的制作成本增加的问题。另外，逻辑电路部分不会被氧化钒污染，而且用于制作逻辑电路部分的半导体制作仪器也不会被氧化钒污染。
尽管本实施例的上面的描述作为实例说明了由钛制成的衬垫8，但是并不局限于这种方式。衬垫8必须只由不是形成用于通路V12的材料和用于温度监视部件10的材料之间的绝缘膜的材料形成，而且可以由从下列一组材料中选择的一种类型的导电材料、或者从该组材料中选择的至少两种类型的导电材料的混合物、或者包含这些导电材料和混合物的材料形成，该组材料例如为Ti、TiN、Al、AlCu合金、Cu、Ta、TaN、和NiCr合金。
尽管本实施例的上面的描述作为实例说明了由Al形成的布线W11和W12，但是本发明并不局限于这种方式，而是布线W11和W12可以例如由包括TiN层、AlCu合金层和TiN层的三层薄膜形成。
尽管本实施例的上面的描述讨论的实例中温度传感器部分3形成在不同于其内形成逻辑电路部分的区域的区域，然而在本发明中至少部分逻辑电路部分仍然可以直接设计在温度监视部件之下。这样可以确保直接位于温度监视部件10之下的区域的使用效率，由此节约所需的空间，从而有可能降低半导体集成电路器件1的布置面积，并将器件设计得更小。
温度传感器部分3可以形成在形成半导体集成电路1的芯片所在位置、或者可以形成在各个芯片所在多个位置。例如，温度传感器部分3可以形成在中心部分和芯片的四个角部，即总共设在5个位置。由于温度传感器部分3分别设置在多个位置，而且计算各个温度传感器部分3的测量值的平均值，因此进一步提高了温度材料的精确度。
下面说明本发明的第二实施例。图5的横向剖视图示出根据本实施例所述的半导体集成电路器件。如图5所示，第二实施例和第一实施例不同之处在于绝缘层15不是设置在半导体集成电路器件11的片式层16。因此，根据本实施例，以覆盖设置在多层布线层M1上的衬垫8的方式设置温度监视部件10，而且温度监视部件与衬垫8接触。也就是说，温度监视部件10直接连接至衬垫8，而没有通过多个通路等。本实施例的其它结构和操作过程与第一实施例相同。
由于与第一实施例相比第二实施例不需要绝缘层15，因此能够简化半导体集成电路器件的制作过程。由于温度监视部件10直接连接至衬垫8，因此能够降低它们之间的连接电阻。本实施例的其它效果与第一实施例相同。
权利要求
1.一种集成电路器件，包括衬底；设置在所述衬底上的多层布线层，所述多层布线层包括两条布线；分别连接至所述两条布线的两个插头；由金属氧化物制成并连接在所述两个插头之间的温度监视部件；分别连接在所述插头和所述温度监视部件之间的两个衬垫，而且每个衬垫由下述材料形成，所述材料不形成位于这个衬垫和所述金属氧化物之间的绝缘膜。
2.如权利要求1所述的集成电路器件，其中所述金属氧化物为氧化钒。
3.如权利要求1所述的集成电路器件，其中插头由钨形成。
4.如权利要求1至3所述的集成电路器件，其中所述衬垫由从下述一组材料中选择的一种类型的导电材料、或者从该组材料中选择的至少两种类型的导电材料的混合物、或者包含这些导电材料和所述混合物的材料形成，该组材料为Ti、TiN、Al、AlCu合金、Cu、Ta、TaN、和NiCr合金。
5.如权利要求1所述的集成电路器件，进一步包括以覆盖所述衬垫的方式设置的绝缘层；以及通路，所述通路形成在直接叠置所述衬垫的所述绝缘层的区域，其中所述金属氧化物隐藏在所述通路内，而且所述温度监视部件通过所述通路中的所述金属氧化物连接至所述衬垫。
6.如权利要求1所述的集成电路器件，其中所述温度监视部件以覆盖所述衬垫的方式布置，并与所述衬垫接触。
7.如权利要求1所述的集成电路器件，进一步包括逻辑电路部分，至少部分所述逻辑电路直接布置在所述温度监视部件之下。
8.如权利要求1所述的集成电路器件，其中所述布线布置在所述多层布线层的最顶层，而且所述插头、所述衬垫和所述温度监视部件布置在所述布线上。
9.如权利要求8所述的集成电路器件，其中到达所述布线的开孔形成在除直接叠置和直接位于所述温度监视部件之下的区域之外的、并包括所述插头、所述衬垫和所述温度监视部件的那个层中。
10.如权利要求1所述的集成电路器件，其中所述温度监视部件呈片形。
全文摘要
在半导体集成电路器件的温度传感器部分，由钨制成的第一通路形成在多层布线层的最顶层，而由钛制成的衬垫设置在覆盖该通路的多层布线层的区域上。绝缘层以覆盖多层布线层和衬垫的方式设置，第二通路设置成到达该衬垫。通过反应喷溅把氧化钒隐藏在第二通路中，而氧化钒温度监视部件以与第二通路彼此连接的方式设置。于是温度监视部件被连接在两条布线之间。
文档编号G01K1/14GK1645613SQ20051000437
公开日2005年7月27日 申请日期2005年1月17日 优先权日2004年1月23日
发明者大洼宏明, 菊田邦子, 中柴康隆, 川原尚由, 村濑宽, 小田直树, 佐佐木得人, 伊藤信和 申请人:恩益禧电子股份有限公司, 日本电气株式会社