专利名称：用于电气封装体的电性测试的测试插座的制作方法
技术领域：
本实用新型是有关于一种测试插座，且特别是有关于一种应用于电气封装体的电性测试的测试插座。
背景技术：
当集成电路(IC)芯片封装形成为封装体之后，通常都会对测试组件进行元件阶段测试，以剔除不良的封装体，来确保封装体的出货品质。此外，为了确保封装体于安装至电脑系统以后，其能与系统配合而正常运作，更可对封装体进行系统阶段测试，这对于高阶或高成本的IC芯片的封装体来说是有必要的。
依照封装体的封装型态的不同，封装体的测试组件也会有所不同。就四方扁平无接脚(Quad Flat No-lead，QFN)封装型态的封装体而言，其测试组件包括一测试电路板及一测试插座，其中测试插座安装至测试电路板上。测试插座包括一绝缘本体及多根弹性探针(pogo-pin)，其中这些弹性探针穿设于绝缘本体之内，且这些弹性探针的排列对应于待测的QFN封装体的电极凸块接点作配置。此外，测试电路板的对应于测试插座的部分表面亦具有多个测试垫，且这些弹性探针的下端是分别弹性地接触这些测试垫。
当QFN封装体安装至测试插座，且QFN封装体的接点面接触绝缘本体的承接面时，这些弹性探针的上端分别接触这些QFN封装体的接点面上的电极凸块接点，使得这些弹性探针将分别作为QFN封装体的这些电极凸块接点及测试电路板的这些测试垫之间的电性通道。因此，QFN封装体将可经由测试插座而电性连接至测试电路板，以对QFM封装体之内的IC芯片来进行电性测试。
然而，对应于QFN封装体测试的习知测试插座而言，随着QFN封装体的接脚密度的提高，使得习知测试插座的这些弹性探针的排列间隔相对于弹性探针的尺寸而言是过于狭小，如此将会造成相邻弹性探针间的电容耦合(capacitive coupling)增加，进而导致阻抗不匹配(impedancemismatch)更加恶化以及降低信号传输的品质。这对于测试组件的整体的测试准确度是相当不利的。
发明内容
有鉴于此，本实用新型的目的是提供一种用于电气封装体的电性测试的测试插座，用以提升其信号传递的品质。
基于上述目的或其他目的，本实用新型提出一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中测试电路板具有多个测试垫，且电气封装体具有多个接点于电气封装体的一接点面，而这些接点是着一对齐线来排列，测试插座包括一绝缘本体与多个探针。绝缘本体具有一承接面，用以承接电气封装体的接点面。多个探针穿设于绝缘本体之内，用以分别作为这些接点与这些测试垫之间的电性通道，其中这些探针适于分别接触这些接点，且这些探针的至少三个相邻的探针是对应于对齐线呈交错排列。
依照本实用新型的较佳实施例所述，上述的这些探针的至少二个相邻探针间的距离大于或等于这些接点的任两相邻者间的距离加上接点的沿着对齐线的宽度的六分之一。
依照本实用新型的较佳实施例所述，上述的这些探针均对应于对齐线呈交错排列。
依照本实用新型的较佳实施例所述，上述的这些探针为弹性探针。
依照本实用新型的较佳实施例所述，上述的测试插座适用于四方扁平无接脚型的电气封装体的测试。
基于上述目的或其他目的，本实用新型提出一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中测试电路板具有多个测试垫，且电气封装体具有多个接点于电气封装体的一接点面，而这些接点是着一对齐线来排列，测试插座包括一绝缘本体与多个探针。绝缘本体具有一承接面，用以承接电气封装体的接点面。多个探针穿设于绝缘本体之内，用以分别作为这些接点与这些测试垫之间的电性通道，其中这些探针适于分别接触这些接点，且这些探针的至少二个相邻探针间的距离大于这些接点的任两相邻者间的距离。
依照本实用新型的较佳实施例所述，上述的这些至少二个相邻探针间的距离大于或等于这些接点的任两相邻者间的距离加上接点的沿着对齐线的宽度的六分之一。
依照本实用新型的较佳实施例所述，上述的这些探针的至少三个相邻的探针对应于对齐线呈交错排列。
依照本实用新型的较佳实施例所述，上述的这些探针为弹性探针。
依照本实用新型的较佳实施例所述，上述的测试插座适用于四方扁平无接脚型的电气封装体的测试。
基于上述，藉由本实用新型的测试插座内探针位置的排列方式的改变，至少使得某相邻两探针间的电容耦合降低，进而导致较佳的阻抗匹配(impedance matched)以及提升信号传输的品质，因而提高电气封装体的电性测试的准确性。
为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1绘示本实用新型第一实施例的一种测试组件与电气封装体的组装结构侧视示意图。
图2绘示图1的局部构件的俯视示意图。
图3绘示本实用新型第二实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。
图4绘示本实用新型第三实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。
图5绘示本实用新型第四实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。
100测试组件110测试电路板112测试垫120、320、520、720测试插座122绝缘本体122a承接面124、324、324a、324b、324c、324d、524、724探针200电气封装体210接点面210a、410a、610a、810a接点A对齐线d1、d2、d1’、d2’、d1”、d2”相邻探针间的距离L1、L2差动对信号线w接点宽度具体实施方式
请参考图1，其绘示本实用新型第一实施例的一种测试组件与电气封装体的组装结构侧视示意图。测试组件100适于一电气封装体200(例如为QFN封装体)的电性测试，其中电气封装体200具有一接点面210，且其具有多个接点210a配置于接点面210上。
测试组件100包括一测试电路板110与一测试插座120。测试电路板110具有多个测试垫112。此外，测试插座120配设至测试电路板110上，其中测试插座120是以固接或可拆卸等方式安装至测试电路板110上。测试插座120包括一绝缘本体122与多个探针124。绝缘本体122具有一承接面122a，用以承接电气封装体200的接点面210。多个探针124穿设于绝缘本体122之内，用以分别作为这些接点210a与这些测试垫112之间的电性通道，其中这些探针124适于分别接触这些接点210a。
当电气封装体200安装至测试插座120，且电气封装体200的接点面210接触绝缘本体122的承接面122a时，这些探针124的上端将分别接触电气封装体200的接点面210上的这些接点210a，使得这些探针124分别作为这些接点210a及这些测试垫112之间的电性通道，意即作为电气封装体200及测试电路板110之间的电性通道。因此，电气封装体200将可经由测试插座120而电性连接至测试电路板110，故可透过测试电路板110来对电气封装体200之内的IC芯片(图1未绘示)进行电性测试。值得注意的是，在绝缘本体122之内的这些探针124可采用弹性探针(pogo-pin)，其本身可因应所受力量大小而伸缩，因而确保这些探针124的上端都能分别接触电气封装体200的接点面210上的这些接点210a。
请同时参考图1与图2，其中图2绘示图1的局部构件的俯视示意图。为了显示电气封装体200的这些接点210a与测试插座120的这些探针124间的相对位置，对于图1的电器封装体200而言，图2只绘示电气封装体200的部分接点210a，同理，对于图1的测试插座120而言，图2只绘示测试插座120的部分探针124。由图2可知，电气封装体200的这些接点210a是沿着一对齐线A来排列，且测试插座120的这些探针124至少有三个相邻的探针对应于对齐线A呈交错排列，或是所有的这些探针124均对应于对齐线A呈交错排列。
请参考图3，其绘示本实用新型第二实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。为了显示电气封装体的这些接点410a与测试插座320的这些探针324间的相对位置，图3只绘示电气封装体的部分接点410a与测试插座320的部分探针324。由图3可知，第二实施例与图2的第一实施例不同处在于探针的排列方式，图3的这些探针324与这些接点410a一样均沿着一对齐线A排列，且这些探针324的至少二个相邻探针间的距离d1大于这些接点410a的任意二个相邻者间的距离d2。距离d1与距离d2的关系为距离d1大于或等于距离d2加上接点410a沿着对齐线A的宽度w的六分之一，其数学表示式为d1≥d2+(w/6)。
进言之，第二实施例中，探针324可细分为作为控制探针(control pin)之用的探针324a与324d，以及作为信号探针(signal pin)之用的探针324b与324c。经由上述可知，探针324b与324c之间距离d1的增加可降低信号探针间的电容耦合。此外，虽然探针324a与探针324b之间以及探针324c与探针324d之间的距离因此减少，但是由于控制探针(亦即探针324a与324d)是承载低频的信号，且其频率低于信号探针(亦即探针324b与324c)所承载的频率，因此信号探针与控制探针之间的电容耦合较弱。值得注意的是，探针324b与324c的其中之一可作为电源探针(power pin)或接地探针(ground pin)之用，而探针324a与324d可作为浮动探针(floatingpin)之用。
请参考图4，其绘示本实用新型第三实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。为了显示电气封装体的这些接点610a与测试插座520的这些探针524间的相对位置，图4只绘示电气封装体的部分接点610a与测试插座520的部分探针524。由图4可知，第三实施例与图3的第二实施例不同处在于图4的测试电路板上具有一差动对(differential pair)信号线L1、L2，因此，在此情形下，第三实施例的与差动对信号线L1、L2相接触的探针524的排列方式适于采取第二实施例的排列方式，亦即与差动对信号线L1、L2相接触的探针524的间隔距离d1’大于这些接点610a的任意二个相邻者间的距离d2’，且距离d1’与距离d2’之间的关系如第二实施例所述。
请参考图5，其绘示本实用新型第四实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。为了显示电气封装体的这些接点810a与测试插座720的这些探针724间的相对位置，图5只绘示电气封装体的部分接点810a与测试插座720的部分探针724。由图5可知，第四实施例为第一实施例与第二实施例的搭配组合。这些接点810a是沿着一对齐线A来排列，且测试插座720的这些探针724至少有三个相邻的探针对应于对齐线A呈交错排列，或是所有的这些探针724均对应于对齐线A呈交错排列。此外，这些探针724的至少二个相邻探针间的距离d1”大于这些接点810a的任意二个相邻者间的距离d2”，且距离d1”与距离d2”之间的关系如第二实施例所述。
综上所述，藉由本实用新型的测试插座内探针位置的排列方式的改变，至少使得某相邻两探针间(例如特别是两承载高频信号的信号探针间)的电容耦合降低，进而导致较佳的阻抗匹配以及提升信号传输的品质，因而提高电气封装体之电性测试的准确性。此外，由于本实用新型无须缩小探针的尺寸以符合电气封装体的高密度接点的设计，仅需在加工测试插座时些微地调整测试插座内的探针的位置，故可节省测试插座的生产成本。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视后附的申请专利范围所界定者为准。
权利要求1.一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中该测试电路板具有多个测试垫，且该电气封装体具有多个接点于该电气封装体的一接点面，而该些接点是着一对齐线来排列，其特征在于其中所述的测试插座包括一绝缘本体，具有一承接面，用以承接该电气封装体的该接点面；以及多个探针，穿设于该绝缘本体之内，用以分别作为该些接点与该些测试垫之间的电性通道，其中该些探针适于分别接触该些接点，且该些探针的至少三个相邻的探针是对应于该对齐线呈交错排列。
2.根据权利要求1所述的测试插座，其特征在于其中所述的该些探针的至少二个相邻探针间的距离大于或等于该些接点的任两相邻者间的距离加上该接点沿着该对齐线的宽度的六分之一。
3.根据权利要求1所述的测试插座，其特征在于其中所述的该些探针均对应于该对齐线呈交错排列。
4.根据权利要求1所述的测试插座，其特征在于其中所述的该些探针为弹性探针。
5.根据权利要求1所述的测试插座，其特征在于其为一四方扁平无接脚型的电气封装体的测试插座。
6.一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中该测试电路板具有多个测试垫，且该电气封装体具有多个接点于该电气封装体的一接点面，而该些接点是着一对齐线来排列，其特征在于其中所述的测试插座包括一绝缘本体，具有一承接面，用以承接该电气封装体的该接点面；以及多个探针，穿设于该绝缘本体之内，用以分别作为该些接点与该些测试垫之间的电性通道，其中该些探针适于分别接触该些接点，且该些探针的至少二个相邻探针间的距离大于该些接点的任两相邻者间的距离。
7.根据权利要求6所述的测试插座，其特征在于其中所述的该些至少二个相邻探针间的距离大于或等于该些接点的任两相邻者间的距离加上该接点沿着该对齐线的宽度的六分之一。
8.根据权利要求6所述的测试插座，其特征在于其中所述的该些探针的至少三个相邻的探针是对应于该对齐线呈交错排列。
9.根据权利要求6所述的测试插座，其特征在于其中所述的该些探针为弹性探针。
10.根据权利要求6所述的测试插座，其特征在于其为一四方扁平无接脚型的电气封装体的测试插座。
专利摘要一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中测试电路板具有多个测试垫，且电气封装体具有多个接点于电气封装体的一接点面，而这些接点是着一对齐线来排列，测试插座包括一绝缘本体与多个探针。绝缘本体具有一承接面，用以承接电气封装体的接点面。多个探针穿设于绝缘本体之内，用以分别作为这些接点与这些测试垫之间的电性通道，其中这些探针适于分别接触这些接点，且这些探针的至少三个相邻的探针对应于对齐线呈交错排列。
文档编号G01R31/28GK2881651SQ20052010628
公开日2007年3月21日 申请日期2005年8月26日 优先权日2005年8月26日
发明者李胜源 申请人:威盛电子股份有限公司