专利名称：提高透射电子显微镜测试样品研磨效率的方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种提高透射电子显微镜测试样品研 磨效率的方法。
背景技术：
目前，在半导体制造技术领域中，当制作透射电子显微镜(TEM，Transmission Electron Microscope)下的样品进行测试时，一种重要的方法就是对样品进行研磨 (polishing)，以达到所需要的测试厚度要求。现有技术中为了提高研磨样品的效率，改进了传统上同时研磨两个样品的方法， 将三个或者更多的样品同时进行研磨，结合图Ia至图Ib对现有技术研磨三个样品的方法 进行说明。请参阅图la，将样品1至样品3，用专业胶按照顺序，将其正面或者背面相互粘贴 构成整体。样品可以为从芯片中切割下的所需要测试的任意部分，具有预定厚度的矩形 (正方形或者长方形)样品，由于制程的限制，不可能刚好切割下所需要测试的图案部分， 切割下的面积大于所需要测试的图案部分的面积，即将所需要测试的图案部分的面积包含 在内，在后续研磨过程中再将不必要的部分去除。样品正面为在芯片的半导体衬底上通过 沉积、光刻、刻蚀等工序制作的图案，例如多晶硅(poly)、有源区(AA)等，背面为半导体衬 底。由于三个样品粘贴在一起同时进行研磨，所以保持样品的形状相同，同时为正方形或者 同时为长方形。图Ia中的每个样品垂直纸面放置，为了使样品正面的图案不被损坏，将样 品粘贴在一起时，最外侧样品，即样品1和样品3，其正面朝内放置，样品2的正面可以朝向 样品1或者样品3。接下来，对上述粘贴在一起的三个样品进行第一研磨工序，研磨在研磨机台上进 行。对于图Ia中的样品，对样品整体的侧面进行研磨，待研磨至TEM测试时的预定位置时， 第一研磨工序结束。其中，从芯片中切割下的所需要测试的任意部分的截面就是样品的侧 面，各个样品的背面或者正面依次粘贴在一起之后，构成样品整体的侧面。然后，请参阅图lb，在第一研磨后的样品整体侧面上的目标位置处，待TEM测试 的位置，粘贴铜环(Cu grid), Cu grid为中间有孔的圆形，Cugrid用于支撑磨的很薄的 样品，防止样品碎裂。从图Ib可以看出，由于Cugrid的孔径一定，即无论多少个样品，每 个样品其TEM测试的图案都需要在孔径内体现，而每个样品都有一定的平行于纸面上的 厚度，所以为了将所有样品TEM测试的图案都在该孔径内体现，样品2是经过背面减薄 (backsidegrinding)的，也就是说将样品2的背面研磨去除一定的厚度。否则的话，很可能 在Cu grid中体现的图案只有样品1和样品2的图案，或者只有样品3的图案。所以图Ia 和图Ib中的样品2与样品1和3粘贴在一起时，侧面厚度相对于样品1和3要薄。最后进行第二研磨工序，第二研磨工序从第一研磨工序的相对方向，即对第一研 磨工序的相对侧面进行研磨，继续减少样品两相对侧面间的距离，从切割后初始的毫米级， 减少到微米级，从而完成了研磨工序，而且由于样品已经很薄，所以在Cu grid上下两侧的部分手动就可以去除，使得最终样品只剩下TEM测试的图案部分，即从Cu grid内所观测到 的部分。从上述现有技术研磨三个样品的方法可以看出，对于三个或者更多个样品来说， 为了将所有样品TEM测试的图案都在Cu grid孔径内体现，必须减薄其中的某个甚至多个 样品，在kickside grinding过程中，不但需要耗费大量的时间，而且一旦将样品的背面磨 得很薄，则样品很容易破碎(crack)，出现crack之后，样品就很难在TEM下辨认。虽然现有 技术的方法，相比于传统的同时研磨两个样品的方法，生产效率要明显提高，但是一旦出现 问题，反而又降低了生产效率。而且，现有技术还存在问题在研磨之后，离子减薄(ion milling)制作薄区进行 TEM测试时，由于现有技术中只有一个Cu grid,离子束都通过该Cu grid的孔径打到样品 的图案上，而孔径内的面积又比较小，所以当先打到样品1和样品2的图案上，再打到样品3 的图案上时，之前ion milling样品1和样品2的图案已经被破坏，无法保留下来，继续用 作TEM测试。
发明内容
有鉴于此，本发明解决的技术问题是提高TEM测试样品的研磨效率。为解决上述技术问题，本发明的技术方案具体是这样实现的本发明公开了一种提高透射电子显微镜测试样品研磨效率的方法，用于同时研磨 多于两个的样品，所述样品为具有预定厚度的矩形样品，包括样品的正面图案和背面的半 导体衬底，该方法包括对于多于两个的样品，其正面或者背面依次相互粘贴构成整体；对样品整体的两个相对侧面进行研磨，缩短样品两相对侧面间的距离；对样品整体的其中一个侧面进行研磨之后，对另一个侧面进行研磨之前，该方法 还包括在研磨之后的样品整体侧面上的目标位置处粘贴多个铜环，用于体现所研磨的每 个样品的图案。该方法进一步包括在对样品整体的两个相对侧面进行研磨之后，通过每个铜环的 孔径对样品的图案进行离子减薄ion milling制作薄区，用于透射电子显微镜测试。粘贴于样品侧面的铜环为相同两套，每套体现所研磨的每个样品的图案，每个铜 环间的距离相等。多于两个样品中，每两个样品为一组，每组中的样品正面相对粘贴，各组间样品背 面相对粘贴，剩余样品的正面朝向一组中的样品背面粘贴。多于两个样品中，两个样品正面相对粘贴，剩余样品的正面方向都相同，朝向所述 两个样品中的任意一个的背面粘贴。所述样品正面图案为多晶硅或者有源区。由上述的技术方案可见，本发明对多于两个的样品，即三个或者更多个TEM测试 样品，不需要对其中的样品进行背部减薄，直接将样品按顺序粘贴起来，然后粘贴多个Cu grid，以将所有样品TEM测试的图案都在Cu grid孔径内体现，从而大大提高了 TEM测试样 品的研磨效率。
图Ia和图Ib为现有技术同时研磨三个样品的示意图。图加和图2b为本发明同时研磨三个样品的示意图。
具体实施例方式为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本发明进一步详细说明。本发明的核心思想是对多于两个的样品，即三个或者更多个TEM测试样品，不需 要对其中的样品进行背部减薄，直接将样品按顺序粘贴起来，然后粘贴多个Cu grid,以将 所有样品TEM测试的图案都在Cu grid孔径内体现，从而大大提高了 TEM测试样品的研磨效率。本发明的具体实施例中以同时研磨三个样品为例进行说明。请参阅图2a，将样品1至样品3，用专业胶按照顺序，将其正面或者背面相互粘贴 构成整体。样品可以为从芯片中切割下的所需要测试的任意部分，具有预定厚度的矩形 (正方形或者长方形)样品，由于制程的限制，不可能刚好切割下所需要测试的图案部分， 切割下的面积大于所需要测试的图案部分的面积，即将所需要测试的图案部分的面积包含 在内，在后续研磨过程中再将不必要的部分去除。样品正面为在芯片的半导体衬底上通过 沉积、光刻、刻蚀等工序制作的图案，例如多晶硅(poly)、有源区(AA)等，背面为半导体衬 底。由于三个样品粘贴在一起同时进行研磨，所以保持样品的形状相同，同时为正方形或者 同时为长方形。图加中的每个样品垂直纸面放置，为了使样品正面的图案不被损坏，将样 品粘贴在一起时，最外侧样品，即样品1和样品3，其正面朝内放置，样品2的正面可以朝向 样品1或者样品3。接下来，对上述粘贴在一起的三个样品进行第一研磨工序，研磨在研磨机台上进 行。对于图加中的样品，对样品整体的侧面进行研磨，待研磨至TEM测试时的预定位置时， 第一研磨工序结束。其中，从芯片中切割下的所需要测试的任意部分的截面就是样品的侧 面，各个样品的背面或者正面依次粘贴在一起之后，构成样品整体的侧面。然后，请参阅图2b，在第一研磨后的样品整体侧面上的目标位置处，待TEM测试的 位置，粘贴Cu grid, Cu grid为中间有孔的圆形，Cu grid用于支撑已经磨的很薄的样品， 防止样品碎裂。Cu grid的孔径是一定的，同一个Cu grid中只能体现样品1和样品2的图 案，或者只能体现样品3的图案。为了将每个样品其TEM测试的图案都在Cu grid内体现， 所以本发明采用两个Cu grid，一个Cu grid中体现样品1和样品2的图案，另一个Cu grid 中体现样品3的图案。进一步地，由于采用的Cu grid具有重力，很可能在第二研磨工序研 磨时，导致区域研磨不平衡，其垂直方向上粘有Cu grid的区域研磨较多，而其垂直方向上 没有Cu grid的区域研磨较少，为了增加第二研磨工序时研磨的平坦性，对称性地增加Cu grid，使得粘贴在一起的三个样品在整体上均勻受力。根据此时样品的大小，本发明的优选 实施例中，采用四个Cu grid，第一 Cu grid至第四Cu grid顺次粘贴在第一研磨后的平行 于纸面的样品表面，待TEM测试的位置，顺次排列的Cu grids间距相同，而且第一 Cu grid 和第三Cu grid体现样品1和样品2的图案，第二 Cu grid和第四Cu grid体现样品3的图案，或者第一 Cu grid和第三Cu grid体现样品3的图案，第二 Cu grid和第四Cu grid 体现样品1和样品2的图案。最后进行第二研磨工序，第二研磨工序从第一研磨工序的相对方向，即对第一研 磨工序的相对侧面进行研磨，进一步减少样品两相对侧面间的距离，从切割后初始的毫米 级，减少到微米级，从而完成了研磨工序，而且由于样品已经很薄，所以在Cu grid上下两侧 的部分手动就可以断开，使得最终样品只剩下TEM测试的图案部分，即从Cu grid内所观测 到的部分。如果第一 Cu grid和第三Cu grid体现样品1和样品2的图案，由于两个Cu grid体现的是相同的图案，所以选择其中之一的Cu grid,即通过第一 Cugrid或者第三Cu grid, ion milling样品1和样品2的图案，将样品1和样品2的图案制作薄区，用于TEM测 试。同样，如果第二 Cu grid和第四Cu grid体现样品3的图案，由于两个Cu grid体现的 是相同的图案，所以选择其中之一的Cu grid，即通过第二 Cu grid或者第四Cu grid, ion milling样品3的图案，将样品3的图案制作薄区，用于TEM测试。这里可以看出，重复出 现的，体现相同样品图案的Cu grid，只是用于增加第二研磨工序时研磨的平坦性，所以ion milling时只需要从重复出现的，体现相同样品图案的Cugrid中选择一个进行离子减薄制 作薄区即可。由于ion milling可以选择不同的Cu grid，离子束通过各Cu grid的孔径打到 不同样品图案上，所以每个ion milling之后的样品，都可以多次用作TEM测试，不会像现 有技术那样，只能用于一次TEM测试，之前的薄区会被后来制作的薄区破坏，无法再次进行 TEM测试。根据上述对三个样品同时进行研磨的实施例，可以得到对于更多个样品同时进行 研磨时的方法与对三个样品进行研磨的实质相同，包括对于多于两个的样品，其正面或者背面依次相互粘贴构成整体；对样品整体的两个相对侧面进行研磨，缩短样品两相对侧面间的距离；对样品整体的其中一个侧面进行研磨之后，对另一个侧面进行研磨之前，该方法 还包括在研磨之后的样品整体侧面上的目标位置处粘贴多个铜环，用于体现所研磨的每 个样品的图案。这样，对样品整体的两个相对侧面进行研磨之后，可以通过每个铜环的孔径对样 品的图案进行离子减薄制作薄区，用于透射电子显微镜测试。其中，多于两个样品中，样品正面或者背面依次相互粘贴构成整体的放置方法有 多种，其中一种方法为每两个样品为一组，每组中的样品正面相对粘贴，各组间样品背面 相对粘贴，剩余样品的正面朝向一组中的样品背面粘贴。只要各个样品能够鉴别出来即可。放置方法还可以为其中两个样品正面相对粘贴，剩余样品的正面方向都相同，朝 向两个样品中的任意一个的背面粘贴。进一步地，由于对另一个侧面进行研磨时，样品的相对侧面已经粘贴有铜环，所以 为了增加对另一个侧面研磨的平坦性，粘贴于样品相对侧面的铜环为相同的两套，每套体 现所研磨的每个样品的图案，每个铜环间的距离相等。通过本发明的方法，不需要对样品进行背部减薄就可以直接粘贴在一起，大大提高了效率，而且由于多个铜环的存在，ion milling可以通过多个铜环独立制作各个样品图 案的薄区，使得TEM测试具有重复性。 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种提高透射电子显微镜测试样品研磨效率的方法，用于同时研磨多于两个的样 品，所述样品为具有预定厚度的矩形样品，包括样品的正面图案和背面的半导体衬底，该方 法包括对于多于两个的样品，其正面或者背面依次相互粘贴构成整体； 对样品整体的两个相对侧面进行研磨，缩短样品两相对侧面间的距离； 其特征在于，对样品整体的其中一个侧面进行研磨之后，对另一个侧面进行研磨之前， 该方法还包括在研磨之后的样品整体侧面上的目标位置处粘贴多个铜环，用于体现所研磨的每个样 品的图案。
2.如权利要求1所述的方法，其特征在于，该方法进一步包括在对样品整体的两个相 对侧面进行研磨之后，通过每个铜环的孔径对样品的图案进行离子减薄ion milling制作 薄区，用于透射电子显微镜测试。
3.如权利要求1或2所述的方法，其特征在于，粘贴于样品侧面的铜环为相同两套，每 套体现所研磨的每个样品的图案，每个铜环间的距离相等。
4.如权利要求1所述的方法，其特征在于，多于两个样品中，每两个样品为一组，每组 中的样品正面相对粘贴，各组间样品背面相对粘贴，剩余样品的正面朝向一组中的样品背 面粘贴。
5.如权利要求1所述的方法，其特征在于，多于两个样品中，两个样品正面相对粘贴， 剩余样品的正面方向都相同，朝向所述两个样品中的任意一个的背面粘贴。
6.如权利要求4或5所述的方法，其特征在于，所述样品正面图案为多晶硅或者有源区。
全文摘要
本发明公开了一种提高透射电子显微镜TEM测试样品研磨效率的方法，用于同时研磨多于两个的样品，所述样品为具有预定厚度的矩形样品，包括样品的正面图案和背面的半导体衬底，该方法包括对于多于两个的样品，其正面或者背面依次相互粘贴构成整体；对样品整体的两个相对侧面进行研磨，缩短样品两相对侧面间的距离；对样品整体的其中一个侧面进行研磨之后，对另一个侧面进行研磨之前，该方法还包括在研磨之后的样品整体侧面上的目标位置处粘贴多个铜环，用于体现所研磨的每个样品的图案。采用该方法有效提高了TEM测试样品的研磨效率。
文档编号G01N1/28GK102109425SQ200910200990
公开日2011年6月29日 申请日期2009年12月23日 优先权日2009年12月23日
发明者于会生, 段淑卿, 王玉科, 芮志贤, 陆冠兰 申请人:中芯国际集成电路制造(上海)有限公司