时间测量电路、时间测量方法、以及使用其的时间数字转换器和测试装置的制作方法

专利名称：：时间测量电路、时间测量方法、以及使用其的时间数字转换器和测试装置的制作方法
技术领域：
：本发明涉及一种时间测量技术。
背景技术：
：公知有将第1信号(以下称为开始信号)和第2信号(停止信号)的过渡定时的时间差转换为数字值的时间数字转换器(TimetoDigitalConverter,以下称为TDC)。作为具有高时间分辨率的TDC，提出了使用游标(vernier)延迟电路的方式。图1是表示使用了游标延迟电路200的TDC300的结构的图。TDC300具有游标延迟电路200和优先编码器100。游标延迟电路200接收开始信号ktart和停止信号ktop，在与时间差相应的位置生成位(bit)发生变化的温度计代码TC。游标延迟电路200具有第1延迟电路210、第2延迟电路220、温度计锁存器TLOTLN。第1延迟电路210具有多级连接的N个第1延迟元件D1，每一级都对开始信号ktart施加第1预定量tl的延迟，输出被施加了不同延迟的(N+1)个延迟开始信号SAtl-SAn。同样地，第2延迟电路220具有多级连接的N个第2延迟元件D2，每一级都对停止信号Sstop施加第2预定量的延迟，输出被施加了不同延迟的(N+1)个延迟停止信号SBnο第1预定量tl的延迟设定成比第2预定量t2长。每通过1级第1延迟电路210、第2延迟电路220内的延迟元件，开始信号ktart和停止信号ktop的相对时间差变小Δt=(tl_t2)。开始信号Sstart和停止信号ktop的初始的时间差为τ时，在通过了(τ/At)级的延迟元件的阶段，2个信号的边沿的定时反转。第j级(j为满足0彡j彡N的整数)的温度计锁存器TLj以从第j级输出的延迟开始信号SAj锁存从第j级输出的延迟停止信号SBj。在本说明书中，为了方便起见，将第1级的前1个级称为第0级。也就是说，第0级的温度计锁存器TLO接收被延迟之前的开始信号和被延迟之前的停止信号。其结果是，在停止信号ktop追上开始信号ktart之前，温度计锁存器TL的输出为0，在追上之后首先变为1。这样一来，通过(N+1)个温度计锁存器TLOTLN锁存的数据作为温度计代码TCW:N]输出。对于温度计代码的名称，以某位为界，值从1切换为0(或从0切换为1)，这与温度计相似。需要说明的是，当停止信号ktop未追上开始信号ktart时，温度计代码TC的所有位变为0，当停止信号ktop比开始信号Sstart先输入时，所有位变为1。现有技术文献专利文献专利文献1美国专利第4，494，021号说明书专利文献2国际公开第03/36796号小册子(pamphlet)
发明内容在图1的TDC中，游标延迟电路200中的第1预定量tl和第2预定量t2的差量At=(tl-t2)赋予分辨率。在要求分辨率为IOps时，需要将延迟元件D1、D2的延迟量以高精度设计。当伴随工艺波动、或温度、电源电压，第1延迟元件D1、第2延迟元件的延迟量产生偏差或变动时，会出现无法得到所期望的分辨率的问题。另外，采用图1的TDC300在Ins的范围内进行时间测量时，需要多级，即Ins/lOps=100级，会导致电路面积增大。或者，在图1的TDC300中，难以实现IOps以下的分辨率，为了应对下一代的高位速率传输，期待提供能实现更高分辨率的TDC。本发明是鉴于这样的课题而完成的，其总的目的在于提供一种能够解决上述这些问题中的至少一个的时间测量技术。本发明的一个方式中，涉及一种时间测量电路，测量第1信号和第2信号的边沿的时间差。该时间测量电路具有采样电路，其以第2信号的边沿的定时读入第1信号的逻辑电平；和过渡时间测量电路，其测量采样电路在亚稳状态下的输出信号的过渡时间。采样电路使用触发器(flipflop)或锁存电路而构成，利用这些电路元件，在第2信号的边沿读入第1信号的逻辑电平时，存在阈值定时(thresholdtiming)的观念。也就是说，在第2信号的边沿读入从低电平过渡到高电平的第1信号的逻辑电平时，在第2信号的定时比阈值定时早的情况下，所读入的逻辑电平成为低电平，在第2信号的定时比阈值定时晚的情况下，所读入的逻辑电平成为高电平。同样地，对于逻辑电平从高电平变为低电平的第1信号，也存在阈值定时。第1信号和第2信号的相位差接近该阈值定时的情况下，电路变为亚稳状态，输出信号以长时间标度缓慢地过渡。在该方式中，利用锁存电路或触发器的亚稳状态，在时间上延伸第1信号和第2信号的时间差(相位差)并进行测量，从而能够维持整体的分辨率，同时降低过渡时间测量电路所需的分辨率。从其他观点来看，能够提高过渡时间测量电路的时间分辨率，进而提高整体的分辨率。过渡时间测量电路可以包括在数据端子接收采样电路的输出信号的多个锁存电路。具有预定的时间间隔的基准边沿信号可以被分别输入多个锁存电路。过渡时间测量电路可以使第2信号延迟，生成基准边沿信号。采样电路的输出信号以第2信号的边沿的定时为契机开始过渡。因此，通过以第2信号为基准生成基准边沿信号，能够适当地测量自过渡开始的经过时间。过渡时间测量电路可以进一步包括设置于多个锁存电路的每一个电路上，并对第2信号施加延迟的多个延迟元件。各延迟元件将经过延迟的第2信号作为基准边沿信号，提供给对应的锁存电路的时钟端子。过渡时间测量电路还可以包括级联连接的多级延迟元件，各级分别对第2信号施加延迟，并将从各延迟元件输出的经过延迟的第2信号作为基准边沿信号，提供给对应的锁存电路的时钟端子。采样电路可以构成为可调整亚稳状态下的输出信号的过渡时间。采样电路可以包括设置在反馈其输出信号的路径上的缓存器，该缓存器的尺寸可变。采样电路可以包括设置在反馈器输出信号的路径上的缓存器，该缓存器的偏置状态可变。本发明的其他方式中涉及一种时间数字转换器，将开始信号和停止信号的过渡定时的时间差转换为数字值。该时间数字转换器具有延迟电路，其包括级联连接的多级延迟元件，各级分别对开始信号和停止信号施加不同的延迟，作为各级的延迟开始信号和延迟停止信号而输出；以及上述任一个方式所述的时间测量电路，其被设置于延迟电路的各级电路中，接收对应的级的延迟开始信号作为第1信号，并接收延迟停止信号作为第2信号，测量第1信号和第2信号的边沿的时间差。根据该方式，能够采用延迟电路和时间测量电路的采样电路，以低精度测量开始信号和停止信号的时间差，采用在亚稳状态下工作的时间测量电路，以高精度测量它们的时间差。其他方式的时间数字转换器，其具有延迟电路，包括级联连接的多级延迟元件，各级分别对上述开始信号施加延迟，作为各级的延迟开始信号而输出；和上述任一个方式所述的时间测量电路，其被设置在延迟电路的各级电路中，接收对应的级的延迟开始信号作为第1信号，并接收停止信号作为第2信号，测量第1信号和第2信号的边沿的时间差。其他方式的时间数字转换器，其具有延迟电路，包括级联连接的多级延迟元件，各级分别对停止信号施加延迟，作为各级的延迟停止信号而输出；和上述任一个方式所述的时间测量电路，其被设置在延迟电路的各级电路中，接收开始信号作为第1信号，接收对应的级的延迟停止信号作为上述第2信号，测量第1信号和第2信号的边沿的时间差。本发明的其他方式为一种测试装置。该测试装置具有上述时间数字转换器。本发明的其他方式为一种时间测量方法，测量第1信号和第2信号的边沿的时间差。该时间测量方法具有如下步骤将第1信号作为成为采样对象的数据信号、将第2信号作为指示采样定时的采样信号而输入到采样电路的步骤；和测量亚稳状态下的采样电路的输出信号的过渡时间的步骤。在上述进行测量的步骤中可以包括如下步骤以具有预定时间间隔的多个基准边沿信号锁存亚稳状态下的采样电路的输出信号的步骤。本发明的其他方式为一种测量开始信号和停止信号的过渡定时的时间差的方法。该方法包括如下步骤反复执行对开始信号和停止信号的至少一方施加延迟使2个信号的边沿的相对间隔变化的子步骤的步骤；将在各子步骤生成的开始信号作为成为采样对象的数据信号，将在各子步骤生成的停止信号作为指示采样定时的采样信号而输入到采样电路的步骤；以及测量亚稳状态下的采样电路的输出信号的过渡时间的步骤。需要说明的是，将以上的构成要素的任意组合或本发明的构成要素、表现在方法、装置等之间相互置换，作为本发明的方式也是有效的。根据本发明，能够解决上述至少1个课题。图1是表示使用了游标延迟电路的TDC的结构的图。图2是表示实施方式的时间测量电路的结构框图。图3是表示锁存电路、触发器中数据信号与定时信号、输出信号的关系的时序图。图4是表示实施方式的时间测量电路的具体结构例的电路图。图5是表示图4的时间测量电路的工作的时序图。图6是表示图4的时间测量电路的变型例的电路图。图7是表示用于时间测量电路的采样电路的局部结构的电路图。图8是表示采用了时间测量电路的TDC的结构的框图。图9是表示TDC的第1变型例的电路图。图10是表示TDC的第2变型例的电路图。图11是表示TDC的第3变型例的电路图。标号说明10...时间测量电路、12...采样电路、14...过渡时间测量电路、16...基准边沿信号产生电路、Si...第1信号、S2...第2信号、Dl...第1延迟元件、D2...第2延迟元件、Dsl...第1延迟元件、Ds2...第2延迟元件、TDC400、游标延迟电路410、第1延迟电路412、第2延迟电路414、编码器420。具体实施例方式以下，基于优选的实施方式并参照本发明。在各附图中示出的相同或等效的结构要素、部件、处理被标以相同的标号，适当地省略重复的说明。另外，实施方式并不限定发明而只仅为例示，在实施方式中记载的所有特征及其组合未必限制为发明的本质。图2是表示实施方式的时间测量电路10的结构的框图。时间测量电路10具有接收第1信号Sl和第2信号S2，测量2个信号的边沿的时间差(相位差)的功能。时间测量电路10具有采样电路12和过渡时间测量电路14。采样电路12是以第2信号S2的边沿的定时读入(锁存)作为多值数字信号的第1信号Sl的逻辑电平并将其保持的电路。采样电路12能够利用采用了触发器、锁存电路的各种方式的电路，其结构并不特别限定。以下为了简化说明，将第1信号Sl设为取高电平和低电平中任一方的二值数字信号。对使用暂时存储信号的锁存电路或能使输出稳定的触发器来读入某数据信号时的工作进行研究。以触发器或锁存电路为主的逻辑电路具有该电路固有的准备时间Ts、维持时间ι。当使用指示时钟信号等的采样定时的定时信号读入(锁存)成为读入对象的信号(数据信号)时，需要在比定时信号的边沿所规定的采样定时ST靠前准备时间Ts以上时，确定数据信号的值。也就是说，数据信号过渡的定时DT必须比定时信号的边沿的定时ST靠前准备时间Ts以上。即需要满足式(1)。Tck-Tdata>Ts......(1)当满足式(1)的条件时，触发器或锁存电路能够可靠地读入采样定时中的数据信号的值。但是，在未满足上述式(1)时，触发器或锁存电路变为亚稳(metastable)状态，输出信号变得不稳定。具体而言，当产生亚稳状态时，电路的输出信号在0和1的阈值之间的电压范围内缓慢过渡，之后达到与数据信号相应的电平。也就是说，在亚稳状态下，触发器、锁存电路的输出达到与数据信号相应的值的时间(稳定时间Tset)与正常工作时相比显著变长。图3是表示锁存电路、触发器中数据信号Sl与定时信号S2、输出信号S3的关系的时序图。为了容易理解，本说明书中的时序图的纵轴和横轴进行了适当的扩大和缩小，另外所示出的各个波形为了容易理解也进行了简化或修正。当数据信号Sl的边沿在时刻t0产生，且比定时信号S2的正边沿(即采样定时ST)快准备时间Ts以上时，输出信号S3以预定的稳定时间Tsetl过渡。随着数据信号Sl的过渡边沿的定时DT慢慢变成时刻tl、t2，无法确保准备余量，输出信号S3的过渡速度变慢，稳定时间变大为I^setZJsetS。即，亚稳状态下的稳定时间Tset取与数据信号的过渡定时DT和采样定时ST的时间差τ(=ST-DT)相应的值，Tset与τ一一对应，并且，稳定时间Tset具有与时间差τ相比较大的量级(order)。一般的电路设计中，寻求加以注意以避免产生这样的亚稳状态，而本发明实施方式的时间测量电路10积极地利用触发器或锁存电路的亚稳状态下的稳定时间Tset，从而测量第1信号Sl和第2信号S2的时间差。过渡时间测量电路14测量随时间缓慢过渡的时间测量电路10的输出信号S3过渡到预定电平为止的时间(以下该时间也称为稳定时间Tset)。以上为时间测量电路10的结构。时间测量电路10的工作可参照图3的时序图而得到理解。也就是说，采样电路12利用亚稳状态将第1信号Sl和第2信号S2的时间差τ转换为稳定时间Tset，从而在时间上延长。过渡时间测量电路14通过测量稳定时间Tset来判断第1信号Sl和第2信号S2的时间差τ。根据图2的时间测量电路10，将与准备时间相同程度或比其短的时间标度的微小时间差在时间轴方向上延长数倍百倍程度，并测量所延长的时间，因此具有能够降低过渡时间测量电路14所需要的时间分辨率的优点。若使用图1所示的TDC300，以IOps的分辨率测量2个信号Sstart(=Si)和Sstop(=S2)的时间差，则需要将At(=tl-t2)设为10ps，即需要以高精度设计、调节延迟元件D1、D2的延迟量，存在设计难度高的问题。与此不同，根据本实施方式的时间测量电路10，如果以数十ps数百ps的时间分辨率测量延迟至数十数ns程度的稳定时间Tset，即可满足第1信号Si、第2信号S2的时间差的分辨率，因此能够简化过渡时间测量电路14的结构。过渡时间测量电路14的结构并没有特别限制，可使用现在可利用的或将来可利用的用于时间测量的、具有数十数百ps的时间分辨率的模拟电路、数字电路。另外，通过过渡时间测量电路14测量出的结果可以做为模拟电信号输出，也可以作为数字值输出。图4是表示实施方式的时间测量电路10的具体结构例的电路图。图4的过渡时间测量电路14包括多个锁存电路Li、L2和基准边沿信号产生电路16。向作为D触发器而被示出的多个锁存电路L1、L2的数据端子(输入端子)输入采样电路12的输出信号S3。基准边沿信号产生电路16生成具有预定的时间间隔Δτ的基准边沿信号SE1、SE2，将其提供给多个锁存电路Li、L2的时钟端子。基准边沿信号产生电路16包括多个设置在多个锁存电路Li、L2的每一个中的延迟元件Dsl、Ds2。各延迟元件Dsl、Ds2赋予第2信号S2延迟τ1、τ2，将延迟后的第2信号S2作为基准边沿信号，提供给对应的锁存电路的时钟端子。也可以使用第2信号S2以外的信号作为基准边沿信号产生电路16的输入信号。8基准边沿信号SE1、SE2的边沿的间隔根据过渡时间测量电路14所要求的时间分辨率设定即可。例如，以IOOps的时间分辨率测量采样电路12的稳定时间Tset时，将延迟量τ1与τ2的差(τ1-τ2)设定为IOOps即可。需要说明的是，为了简化说明，在图4中示出2个锁存电路L1、L2，但其个数根据过渡时间测量电路14所要求的时间测量范围(最大测量时间)来设定。例如将延迟量τ、τ2的差设为Tx、将最大测量时间记为Ty时，设置Ty/Tx个锁存电路即可。以上为图4的时间测量电路10的结构。接着说明其工作。图5是表示图4的时间测量电路10的工作的时序图。第1信号Sl的正边沿和第2信号S2的正边沿的时间差τ不满足采样电路12的准备条件时，采样电路12变为亚稳状态，输出信号S3经过IOOps级的长时间从低电平向高电平过渡。由基准边沿信号产生电路16生成的基准边沿信号SE1、SE2分别相对于第2信号S2的正边沿延迟τ1、τ2。稳定时间Tset的开始时刻为第2信号S2的正边沿的定时，因此对基准边沿信号产生电路16输入第2信号S2作为基准边沿信号SE1、SE2的基准，从而能够正确地测量稳定时间Tset。锁存电路L1、L2以基准边沿信号SE1、SE2的定时锁存采样电路12的输出信号S3。其结果是，锁存电路Ll的输出信号Ql变为低电平、锁存电路L2的输出信号Q2变为高电平，稳定时间iTset被量化为数字值Q1、Q2。稳定时间Tset与第1信号Sl和第2信号S2的时间差τ一一对应，因此数字值Q1、Q2变为与时间差τ相应的数字值。根据图4的时间测量电路10，锁存电路Li、L2测量在时间上延长了数百psns级的稳定时间Tset即可，所以不要求高时间分辨率。例如，τ1、τ2设计成IOOps程度的级即可，因此容易进行电路设计。另外，也能够替代使用延迟元件Dsl、Ds2生成基准边沿信号SE1、SE2，而使用具有时间间隔Δτ的脉冲串或多路选通信号。图6(a)(c)是表示图4的时间测量电路的变型例的电路图。图6(a)的时间测量电路IOa与图4的时间测量电路10和基准边沿信号产生电路的结构不同。S卩，基准边沿信号产生电路16a包括级联连接的多个延迟元件Del、Dc2、...(总称为Dc)。从设于延迟元件Dc的输入端子或输出端子上的抽头(tap)输出多个基准边沿信号SE1、SE2、...。将第i级的延迟元件Dci的延迟量记为τci时，提供给第i级的锁存电路Li的基准边沿SEi变为对定时信号S2施加了τi=Στcj=τcl+τc2+...τci的延迟而得到的信号。图6(b)的时间测量电路IOb除了具有图6(a)的时间测量电路IOa之外，还具有多个延迟元件Ddl、Dd2、...(总称为Dd)。多个延迟元件Dd被串联连接，输出信号S3被输入初级的延迟元件Ddl。从设于延迟元件Dd的输入端子或者输出端子上的抽头输出经过延迟的输出信号S3_1、S3_2、...。将第i级的延迟元件Ddi的延迟量记为τdi时，提供给第i级的锁存电路Li的经过延迟的输出信号S3」成为对输出信号S3施加了ΣTd=τdl+τd2+...+τdi的延迟的信号。根据图6(b)的时间测量电路10b，输入到第i级的锁存电路Li的经过延迟的输出信号S3i与基准边沿信号SEi的相对时间差Δτi通过Δτi=τi_τdi而得到。图6(b)的Δτi变为相当于图4的τi的延迟量。图6(c)的时间测量电路IOc取代图6(b)的多个延迟元件Dd而具有多个延迟元件Del、De2、...(总称为De)。当将第i级的延迟元件Dei的延迟量记为τei时，公式τei=Exd=τdl+τd2+...+τdi成立。也可以是，在图6(b)、(c)的时间测量电路IOb或IOc中使用图6(a)的基准边沿信号产生电路16a。以下将图4的时间测量电路10和图6(a)(C)的时间测量电路IOaIOc统称为时间测量电路10。接着，说明用于提高时间测量电路10的时间测量精度的技术。时间测量电路10采用锁存电路或触发器的亚稳状态下的稳定时间Tset进行时间测量。因此，为了进行高精度的时间测量，调节稳定时间Tset变得重要。因此，某一实施方式的时间测量电路10中设有用于调节稳定时间Tset的功能。稳定时间Tset的调整通过调整、改变设于触发器或锁存电路中的缓存器的尺寸、偏置状态来得以实现。图7是表示用于时间测量电路10的采样电路12的局部结构的电路图。采样电路12包括开关SW1、SW2和缓存器BUF1、BUF2。缓存器BUF2接收第1信号Sl。开关SW1、SW2根据输入到时钟端子的第2信号S2而互补地开闭。采样电路12为任何结构均可，一般而言设有反馈输出信号D的反馈用缓存器BUF2。对稳定时间Tset带来最大影响的是输出信号的反馈量，从其他观点考虑为反馈速度或者反馈的频带。因此，通过使缓存器BUFl的尺寸可变，能够适当地调整稳定时间Tset。尺寸的改变通过如下方式实现，即预先设置多个并联连接的电路元件(晶体管)，切换有源的、也就是有助于电路工作的电路元件的个数。电路元件的个数切换既可以使用开关，也可以通过时间测量电路10的制造阶段的机械修整(trimming)处理来实现。或者，可以可变地构成缓存器BUFl的偏置状态，例如电源电压、偏置电流。也可以是，代替反馈用的缓存器BUFl或者在反馈用的缓存器BUFl的基础上可变地构成输入缓存器BUF2的尺寸、偏置状态。另外，也可以是，使开关SW1、SW2的至少一方的尺寸可变地构成。此时也能够根据设定好的尺寸调整稳定时间Tset。并且，也可以是，以在采样电路12的内部调整稳定时间Tset为目的，设置其他的电路元件、例如可变电阻、可变电容，调整它们的电阻值、电容值。需要说明的是，图7的采样电路12是简略地示意性表示使用了锁存电路或触发器的结构的一例，本领域技术人员能够理解，在使用了锁存电路或触发器的采样电路中，存在各种结构例、布局。说明如上所述构成的时间测量电路10的应用的例子。时间测量电路10能够适当地用于TDC。TDC安装于自动测试装置(ATEAutomaticTestEquipment)、时间间隔测量器、抖动测量器等测试装置中。图8是表示使用了时间测量电路10的TDC400a的结构的框图。TDC400a具有游标延迟电路410、多个时间测量电路10、编码器420。游标延迟电路410接收开始信号Sstart和停止信号ktop，并对2个信号施加多级延迟。游标延迟电路410包括第1延迟电路412、第2延迟电路414。第1延迟电路412包括多级连接的N个第1延迟元件D1，每一级都对开始信号Sstart施加第1预定量tl的延迟，输出被施加了不同延迟的(N+1)个延迟开始信号SAtlSAn。同样地，第2延迟电路414包括多级连接的N个第2延迟元件D2，每一级都对停止信号Sstop施加第2预定量t2的延迟，输出被施加了不同延迟的(N+1)个延迟停止信号S~S。第1预定量tl的延迟设定为比第2预定量t2长。每通过1级第1延迟电路210、第2延迟电路220内的延迟元件，开始信号ktart和停止信号ktop的时间差变小Δt=(tl_t2)。开始信号Sstart和停止信号ktop的初始时间差为τ时，在通过了(τ/Δt)级的延迟元件的阶段，2个信号的边沿的定时反转。需要说明的是，停止信号ktop先于开始信号ktart时，第1预定量tl的延迟设定为比第2预定量t2少时间At。多个时间测量电路10根据由游标延迟电路410生成的延迟开始信号SA、延迟停止信号SB的个数而设置(N+1)个。图8和后述的图9图11中，时间测量电路10也可以使用图4和图6(a)(c)中任一个形式。第j级(0彡j彡N)的时间测量电路10_j接收从第j级输出的延迟开始信号SAj作为上述第1信号Si，接收从第j级输出的延迟停止信号SBj作为上述第2信号S2。在本说明书中，为方便起见，将第1级的前一个级称为第0级。也就是说，第0级的时间测量电路10_0接收延迟之前的开始信号SAtl和延迟之前的停止信号SB。。各级的时间测量电路10利用亚稳状态使所输入的延迟开始信号SA和延迟开始信号SB的延迟量延长，测量所延长的稳定时间Tset，从而生成与延迟量相应的数据Q1、Q2、...。由各级的时间测量电路10所生成的数据Q1、Q2被输入到编码器420，编码为以二进制值为主的适于后级处理的格式。以上为实施方式的TDC400a的结构。接着说明其工作。现在，开始信号Sstart和停止信号&切？在保持某初始时间差τ的状态下被输入到TDC400a。每通过1级的游标延迟电路410内部的延迟元件，开始信号Sstart和停止信号ktop的时间差变小At(=tl_t2)。因此，在经过了(τ/At)级的延迟元件的阶段，2个信号的边沿的定时反转。在定时反转附近，延迟开始信号SA和延迟停止信号SB的时间差变小。因此，接收这些信号的时间测量电路10的采样电路12变为亚稳状态，能够延长延迟开始信号SA和延迟停止信号SB的时间差进行测量。在延迟开始信号和延迟停止信号的时间差比准备时间长的级中，时间测量电路10并不处于亚稳状态，利用通常的工作读入信号。也就是说，在图8的TDC400a中，在某级中，如果延迟开始信号SA、延迟停止信号SB的时间差变小，则该级的时间测量电路10以亚稳状态进行工作，从而以高精度进行时间测量。其结果是，作为TDC400a整体，游标延迟电路410和通常状态(非亚稳状态)的时间测量电路10作为低精度(通常(course))的时间测量电路进行工作，游标延迟电路410和在亚稳状态下工作的时间测量电路10作为高精度(优良(fine))的时间测量电路进行工作。也就是说，通过设置游标延迟电路410和时间测量电路10，能够以二个阶段测量开始信号Sstart和停止信号ktop的时间差。图8的TDC400a的效果、优点通过与图1的TDC300的对比而得到明确。对以时间分辨率ΔΧ、时间测量范围Ay测量开始信号Mart和停止信号Mop的情况进行考察。在图1所示的现有的TDC300中，第1延迟元件D1和第2延迟元件D2的延迟量的差At(=tl_t2)成为时间分辨率ΔΧ。因此，为了实现时间测量范围Ay，需要Ay/Δχ的级数。具体而言，若Δχ=10ps、Ay=1ns，则需要100级的延迟元件和温度计锁存器TL。也就是说，电路规模与时间测量范围成正比，与分辨率成反比地增大。与此不同，在图8的TDC400a中，游标延迟电路410的时间分辨率At(=tl_t2)增大也没有关系。这是因为TDC400a的最终时间分辨率由在亚稳状态下工作的后级的时间测量电路10确定的缘故。具体而言，在图8的TDC400a中，例如游标延迟电路410的时间分辨率At可以为IOOps的程度，因此，设计10级的延迟元件和时间测量电路10即可。并且，在时间测量电路10中，为了实现IOps的时间分辨率Δχ，延迟元件Dsl、Ds2的延迟量的差(τ1-τ2)采用IOOps的量级是足够的。这是因为时间测量电路10将第1信号SA和第2信号SB的时间差延长到十倍数百倍来进行测量的缘故。因此，使时间测量电路10的电路规模变小。如上所述，在实施方式的TDC400a中，能够以比以往小的电路规模实现采用高时间分辨率的宽量程的时间测量。从其他观点来看，若为与以往同样的电路规模，与以往相比能够提高时间分辨率，或者能够扩大时间测量范围。另外，在以往的结构中，将游标延迟电路200的时间分辨率At设为IOps时，需要抑制延迟元件D1、D2的延迟量的波动，因此会在电路设计上受到较大制约。与此不同，在本发明的实施方式的TDC400中，游标延迟电路410的时间分辨率可以较低，因此能够减轻设计和制造的负担。图9是表示TDC的第1变型例400b的电路图。在图9的电路图中，仅示出初级的时间测量电路10_0，其他省略。图8的时间测量电路10通过延迟元件Dsl、Ds2使相当于第2信号的延迟停止信号SB延迟来生成基准边沿信号SE1、SE2。与此不同，图9的时间测量电路10使用游标延迟电路410的第2延迟元件D2作为延迟元件Dsl、Ds2。也就是说，第j级的时间测量电路10_j除了使用第j级的延迟开始信号SAj、延迟停止信号SBj之外，还使用第j级的后级的延迟停止信号SBk、SB1作为基准边沿信号SE1、SE2。在此，k、1分别为满足k>1、1>j的整数，在图9的例子中，k=j+1、1=j+2。所要求的基准边沿信号SE1、SE2的时间差与延迟元件D1、D2的时间差At成正比时能够采用该变型例。根据图9的变型例，可以不对各个时间测量电路10设置延迟元件Dsl、Ds2，因此与图8相比能够使电路规模进一步缩小。图10为表示TDC的第2变型例400c的电路图。图10的TDC400c能够用于停止信号^top为脉冲串的情况。在脉冲串的边沿的间隔等于所要求的基准边沿信号SE1、SE2的时间差时，锁存电路L1、L2分别将起始的脉冲串的边沿、第2个脉冲串的边沿作为基准边沿信号SE1、SE2。利用该变型例也可以不对各时间测量电路10设置延迟元件Dsl、Ds2，因此与图8相比能够进一步缩小电路规模。作为图8图10的TDC400a400c的变型例可以采用以下结构。游标延迟电路410为对开始信号Sstart和停止信号Sstop这两者施加延迟的结构。作为该变型例，也可以采用仅对开始信号Sstart和停止信号ktop中的任一方施加延迟的结构。图11是表示第4变型例的TDC400d的结构的电路图。TDC400d中取代游标延迟电路410而具有单侧12延迟电路416。单侧延迟电路416与将游标延迟电路410的第1延迟元件Dl的延迟量tl设为At、将第2延迟元件D2的延迟量t2设为0的电路等价。此时，不需要第2延迟电路414，因此能够进一步削减电路面积。在如以往那样需要IOps左右的延迟差At时，需要采用游标延迟电路，但在本发明的实施方式中，IOOps左右的延迟差At就足够，所以能够采用仅使单侧延迟的延迟电路。相反地，也可以采用设定成第1延迟元件Dl的延迟量tl=0、第2延迟元件D2的延迟量tl=Δt的单侧延迟电路416。基于实施方式说明了本发明，但实施方式只不过示出了本发明的原理和应用，在不脱离权利要求书中限定的本发明的构思的范围内，能够对实施方式进行许多变型和配置的改变。工业上的可利用性本发明能够用于电信号的评价。权利要求1.一种时间测量电路，测量第1信号和第2信号的边沿的时间差，其特征在于，包括采样电路，其以所述第2信号的边沿的定时读入所述第1信号的逻辑电平；和过渡时间测量电路，其测量所述采样电路在亚稳状态下的输出信号的过渡时间。2.根据权利要求1所述的时间测量电路，其特征在于，所述过渡时间测量电路包括在数据端子接收所述采样电路的输出信号的多个锁存电路，具有预定的时间间隔的基准边沿信号被分别输入所述多个锁存电路。3.根据权利要求2所述的时间测量电路，其特征在于，所述过渡时间测量电路使所述第2信号延迟，生成所述基准边沿信号。4.根据权利要求2所述的时间测量电路，其特征在于，所述过渡时间测量电路还包括被设置在所述多个锁存电路的每一个电路中、并对所述第2信号施加延迟的多个延迟元件，各延迟元件将经过延迟的所述第2信号作为所述基准边沿信号，提供给对应的锁存电路的时钟端子。5.根据权利要求2所述的时间测量电路，其特征在于，所述过渡时间测量电路还包括级联连接的多级延迟元件，每一级都对所述第2信号施加延迟，将从各延迟元件输出的经过延迟的所述第2信号作为所述基准边沿信号，提供给对应的锁存电路的时钟端子。6.根据权利要求25中任一项所述的时间测量电路，其特征在于，所述过渡时间测量电路还包括被设置在所述多个锁存电路的每一个电路中、并对所述采样电路的输出信号施加延迟的多个延迟元件，各延迟元件将延迟后的所述输出信号提供给对应的锁存电路的数据端子。7.根据权利要求25中任一项所述的时间测量电路，其特征在于，所述过渡时间测量电路还包括级联连接的多级延迟元件，每一级都对所述采样电路的输出信号施加延迟，将从各延迟元件输出的经过延迟的所述输出信号提供给对应的锁存电路的数据端子。8.根据权利要求17中任一项所述的时间测量电路，其特征在于，所述采样电路构成为可调整亚稳状态下的输出信号的过渡时间。9.根据权利要求8所述的时间测量电路，其特征在于，所述采样电路包括设在反馈其输出信号的路径上的缓存器，该缓存器的尺寸可变。10.根据权利要求8所述的时间测量电路，其特征在于，所述采样电路具有设在反馈其输出信号的路径上的缓存器，该缓存器的偏置状态可变。11.一种时间数字转换器，将开始信号和停止信号的过渡定时的时间差转换为数字值，其特征在于，包括延迟电路，其包括级联连接的多级延迟元件，每一级都对所述开始信号和所述停止信号施加不同的延迟，作为各级的延迟开始信号和延迟停止信号而输出；以及权利要求1-10中任一项所述的时间测量电路，其被设置在所述延迟电路的每一级电路中，接收对应的级的所述延迟开始信号作为所述第1信号，并接收所述延迟停止信号作为所述第2信号，测量所述第1信号和所述第2信号的边沿的时间差。12.根据权利要求11所述的时间数字转换器，其特征在于，具有权利要求2所述的时间测量电路，第j级的所述时间测量电路将比第j级靠后的级的延迟停止信号用作所述基准边沿信号，其中j为正整数。13.根据权利要求11所述的时间数字转换器，其特征在于，具有权利要求2所述的时间测量电路，所述停止信号作为脉冲串而生成，所述时间测量电路将所述停止信号的脉冲串的几个边沿用作所述基准边沿信号。14.一种时间数字转换器，将开始信号和停止信号的过渡定时的时间差转换为数字值，其特征在于，包括延迟电路，其包括级联连接的多级延迟元件，每一级都对所述开始信号施加延迟，作为各级的延迟开始信号而输出；和权利要求110中任一项所述的时间测量电路，其被设置在所述延迟电路的各级电路中，接收对应的级的所述延迟开始信号作为所述第1信号，并接收所述停止信号作为所述第2信号，测量所述第1信号和所述第2信号的边沿的时间差。15.一种时间数字转换器，将开始信号和停止信号的过渡定时的时间差转换为数字值，其特征在于，包括延迟电路，其包括级联连接的多级延迟元件，每一级都对所述停止信号施加延迟，作为各级的延迟停止信号而输出；和权利要求110中任一项所述的时间测量电路，其被设置在所述延迟电路的各级电路中，接收所述开始信号作为所述第1信号，并接收对应的级的所述延迟停止信号作为所述第2信号，测量所述第1信号和所述第2信号的边沿的时间差。16.一种测试装置，其特征在于，具有权利要求1115中任一项所述的时间数字转换ο17.—种时间测量方法，测量第1信号和第2信号的边沿的时间差，其特征在于，包括如下步骤将所述第1信号作为成为采样对象的数据信号、将第2信号作为指示采样定时的采样信号而输入到采样电路的步骤；和测量亚稳状态下的所述采样电路的输出信号的过渡时间的步骤。18.根据权利要求17所述的时间测量方法，其特征在于，在所述进行测量的步骤中包括如下步骤以具有预定时间间隔的多个基准边沿信号锁存所述亚稳状态下的所述采样电路的输出信号的步骤。19.一种测量开始信号和停止信号的过渡定时的时间差的方法，其特征在于，包括如下步骤反复执行对所述开始信号和所述停止信号的至少一方施加延迟使2个信号的边沿的相对间隔变化的子步骤的步骤；将在各所述子步骤生成的所述开始信号作为成为采样对象的数据信号，将在各所述子步骤生成的所述停止信号作为指示采样定时的采样信号而输入到采样电路的步骤；以及测量亚稳状态下的所述采样电路的输出信号的过渡时间的步骤。全文摘要时间测量电路(10)测量第1信号(S1)和第2信号(S2)的边沿的时间差。采样电路(12)以第2信号(S2)的边沿的定时读入第1信号(S1)的逻辑电平。采样电路(12)变为亚稳状态时，输出信号(S3)以较长的时间标度进行过渡。过渡时间测量电路(14)测量采样电路(12)在亚稳状态下的输出信号(S3)的过渡时间(稳定时间)。文档编号G01R13/34GK102112931SQ20098012997公开日2011年6月29日申请日期2009年6月24日优先权日2008年8月1日发明者冈安俊幸,山本和弘申请人:株式会社爱德万测试