专利名称：在一种fpga互联线测试方法
技术领域：
本发明涉及一种互联线测试方法,尤其涉及一种FPGA(Field-programmable GateArray，可编程门阵列)互联线测试方法。
背景技术：
BIST (Built-In Self Test，内建自我测试)是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备(ATE)的依赖程度。BIST是一种DFT (Design for Test ability)技术，它可以应用于几乎所有电路，因此在半 导体工业被广泛应用。现在，高度集成的电路被广泛应用，测试这些电路需要高速的混合信号测试设备。BIST技术可以通过实现自我测试从而减少对ATE的需求。在FPGA互联线测试方法，也广泛的采用BIST (Built-In Self Test，内建自我测试)的方法进行。如图I所示，TPG (测试图形产生电路)将信号通过⑶T (被测试模块)输入到ORA(测试响应检验电路)中，ORA将两输入测试信号SIGTPG1和SIGTPG2前一级的ORA结果进行相应的 ORAPRE 运算，ORACUR = (SIGTPG1 O SIGTPG2) &&0RAPRE 公式(公式 I)。最后一级的ORA电路输出即Pass/Fail信号，以判定相应的状态。
发明内容
本发明所要解决的技术问题是提供一种能够方便的测试诸如IOB (接口模块)的互联情况，且能够实现机台测试与BIST方式测试互换的FPGA互联线测试方法。大部分的FPGA互联开始并且终止于IOB, IOB的输入信号与芯片内部的信号之间具有一定的差别，这种情况传统的机台测试很容易处理，而BIST方式则会有较大的局限性。为了克服这样的问题，在传统机台测试与BIST方式之间，如要设计测试方案相互适应匹配，则需要额外的增加数量可观的测试设计。有鉴于此，本发明的目的是通过以下技术方案来实现的
一种FPGA互联线测试方法，包括如下步骤
信号步骤在FPGA内部建立测试电路，由该测试电路产生测试信号；
驱动步骤所述测试信号输入到驱动电路然后输出驱动测试信号；
测试步骤所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况。与现有技术相比，上述技术方案的优点在于，在测试信号和被测试模块之间，增加了驱动电路，以建立与被测试模块相匹配的测试电平，而不改变信号的逻辑状态，这样，在理想的故障覆盖率的前提下，实现同种类型的互联线的完整测试，使其同时具有BIST方式和机台测试的优点，测试方案也适用于BIST方式和机台测试的互换。优选的，所述被测试模块采用接口模块；相应的，所述驱动电路采用接口缓冲模块，将所述测试电路产生的电平信号转化成匹配于所述接口模块输入的电平信号。优选的，所述被测试模块包括至少两种不同的输入电平的模块；所述接口缓冲模块包括至少两种不同的类型的模块，以匹配于相应的被测试模块。进一步的，所述测试电路采用测试图形产生电路。进一步的，所述测试步骤中，采用与所述测试模块输出端耦合的测试响应检验电路以获取相应的输出信号。
图I是现有技术的互联线测试方法一种实施例的硬件结构示意 图2是本发明的互联线测试方法一种实施例的硬件结构示意 图3是XCV50的IOB配置为IOBUF的示意 图4是将XCV50的IOB配置为IOBUF来关断TPG的输出。图5是在特殊的测试图形下IOBUF的改进情况。
具体实施例方式下面结合附图和较佳的实施例对本发明作进一步说明。请结合图2所示，其与图I所示的实施例的区别点在于，在测试信号与CUT (被测试模块)之间建立了驱动电路，该驱动电路采用接口缓冲模块(I0BUF)。相应的，FPGA互联线测试方法，包括如下步骤信号步骤在FPGA内部建立测试电路，由该测试电路产生测试信号；
驱动步骤所述测试信号输入到驱动电路然后输出驱动测试信号；
测试步骤所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况。其中，所述被测试模块采用接口模块；相应的，所述驱动电路采用接口缓冲模块，将所述测试电路产生的电平信号转化成匹配于所述接口模块输入的电平信号。 所述测试电路采用测试图形产生电路。所述测试步骤中，采用与所述测试模块输出端耦合的测试响应检验电路以获取相应的输出信号。以下以Xilinx公司的Virtex系列芯片XCV50为例结合附图和具体实施方式
对本发明进一步说明。如图3所示，为XCV50的IOB配置为IOBUF的示意图。一般情况下IOBUF的输入为PAD，且必须使用T端口控制输出信号。本配置下使得T无效，不使用PAD，则信号在IOB中形成了 OBUF到IBUF的通路，模拟了信号从PAD进出到IBUF的情况。如图4所示，是将XCV50的IOB配置为IBUF来关断TPG的输出，表明可以在基本不更改测试设计的情况下，将BIST移植到机台上，可以方便的验证TPG设计和进行更复杂的测试图形输入。如图5所示，当测试图形输入中有两个信号，这两个信号间仅有一个时钟周期的延时的时候，可以进行的优化。这时每个IOB可以输出两个信号，比传统的TPG效率更高。该实现方案的实现方法是1.根据芯片互联线架构，设计TPG/0RA的原型；2.在TPG的输出端放入IOBUF ；3.根据测试的需求对芯片的互联进行划分，确定⑶T ；4.设计测试对应的机台向量。
这样，可以使用IOB中的触发器，将TPG的信号分成两组；在ORA的输入端加入I0BUF，在机台测试时，可以进行故障的定位与诊断。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局 限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种FPGA互联线测试方法，其特征在于，包括如下步骤 信号步骤在FPGA内部建立测试电路，由该测试电路产生测试信号； 驱动步骤所述测试信号输入到驱动电路然后输出驱动测试信号； 测试步骤所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况； 其中，所述被测试模块采用接口模块；相应的，所述驱动电路采用接口缓冲模块，将所述测试电路产生的电平信号转化成匹配于所述接口模块输入的电平信号。
2.如权利要求I所述的FPGA互联线测试方法，其特征在于，所述被测试模块包括至少两种不同的输入电平的模块；所述接口缓冲模块包括至少两种不同的类型的模块，以匹配于相应的被测试模块。
3.如权利要求I或2所述的FPGA互联线测试方法，其特征在于，所述测试电路采用测试图形产生电路。
4.如权利要求I或2所述的FPGA互联线测试方法，其特征在于，所述测试步骤中，采用与所述测试模块输出端耦合的测试响应检验电路以获取相应的输出信号。
全文摘要
本发明提供一种FPGA互联线测试方法，包括如下步骤信号步骤在FPGA内部建立测试电路，由该测试电路产生测试信号；驱动步骤所述测试信号输入到驱动电路然后输出驱动测试信号；测试步骤所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况。
文档编号G01R31/317GK102736023SQ20111025508
公开日2012年10月17日 申请日期2011年8月31日 优先权日2011年8月31日
发明者孙铁力 申请人:深圳市国微电子股份有限公司