专利名称：3d ic测试设备的制作方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种3D IC测试设备。
背景技术：
随着半导体技术的发展，三维(3D)集成电路(IC)成为用于进一步减小半导体芯片的物理尺寸的有效选择。在基于半导体芯片的3D IC中，有源电路被制造在不同的晶圆上并且使用拾取与放置技术(pick-and-place techniques)将每个晶圆管芯堆叠在另一晶圆管芯的顶部上。通过使用3D IC可以实现更高的密度。另外，3D IC可以实现更小的形状系数、成本效益、增强的性能以及更低的功耗。在3D IC的发展过程中，产生出被称为2. IC的中间阶段。在2. IC中，可以存在多种包括有源电路的管芯以及多个包括硅通孔(TSV)的中介层。与3D IC不同，在
2.5D IC中包括有源电路的各种管芯可以不包括TSV。然而各个2. 管芯都依赖于2.
IC中介层来提供TSV并且进一步将各个2. 管芯互连。尽管2. IC具有与3D IC不同的结构，但宽泛地讲，2. 5D IC仍被视作为3D IC的子范畴。3D IC器件可以包括顶部有源电路层、底部有源电路层以及多个层间层。层间层中的一个可以是中介层。在3D IC中，有源电路层和中介层两者都可以包括TSV。因此，可以将各个有源电路层一起堆叠在3D IC中而不需要中介层。然而，3D IC中的中介层仍被广泛地使用，因为中介层作为相对较大的硅层可以容纳各种不同尺寸的晶圆管芯。更具体而言，中介层可以通过使用微凸块将各种晶圆管芯连接在一起。另外，通过使用中介层可以简化3D IC的复杂的热分布问题。TSV可以被用于在3D IC的不同的层之间传送信号。在将不同的层堆叠在一起之前形成TSV时，由于3D IC制造工艺中的操作变化会产生缺陷。为了确保3D IC的可靠性和产量符合具体要求，在将各种晶圆堆叠在一起之前对TSV的一些关键参数诸如，电阻、电容、泄露等进行测试。预堆叠TSV测试可以减小由于有缺陷的TSV所造成的产量损失。
发明内容
为了解决现有所存在的问题，根据本发明的一个方面，提供了一种设备，包括测试装置，具有多个被配置为与被测装置的多个硅通孔(TSV)对齐的探针；以及多个导电装置，每个导电装置都连接两个相邻的探针，其中，当具有TSV的被测装置被布置在所述设备中时，多个导电装置和多个探针形成导电链。该设备进一步包括第一探针的第一端，被配置用于对齐并且电连接具有顶部端的第一 TSV ;第二探针的第一端，被配置用于对齐并且电连接具有顶部端的第二 TSV ;第一导电装置，被连接在所述第一探针的第二端和所述第二探针的第二端之间；以及第二导电装置，被配置用于电连接第三TSV的底部端和所述第二 TSV的底部端，或者所述设备进一步包括三维(3D)管芯，所述管芯包括多个TSV，每个所述TSV都具有与倒装凸块连接的第一端和与微凸块连接的第二端，或者所述设备进一步包括中介层，所述中介层包括多个TSV，具有通过在所述中介层的第一侧上形成的第一组凸块与所述测试装置连接的第一端以及通过在所述中介层的所述第二侧上形成的第二组凸块与所述中介层的第二侧连接的第二端；以及多个导电元件，形成在所述中介层的第二侧上，其中，所述多个导电元件中的每个都连接两个相邻的TSV。在该设备中，所述测试装置是探针卡，包括多个探针，每个所述探针都被配置用于对齐并且连接在TSV顶部上形成的相应的凸块；以及多个导电装置，每个所述导电装置都连接两个相邻的探针，或者所述多个导电装置包括第一导电装置组，处在具有多个被配置用于对齐和连接多个TSV的探针的探针卡中；以及第二导电装置组，处在多个伪管芯中，每个所述伪管芯都被配置用于连接多个TSV，或者所述测试装置是自动测试设备(ATE)板，包括多个导电装置，每个所述导电装置都通过导电介质连接探针卡的两个相邻的探针。根据本发明的另一方面，还提供了一种系统，包括多个硅通孔(TSV);以及测试设备，包括测试装置，具有多个与多个硅通孔(TSV)对齐的探针；以及多个导电装置，每个所述导电装置都连接两个相邻的探针，其中，所述多个导电装置、所述多个探针以及所述多个TSV形成导电链。 该系统进一步包括多个与所述多个TSV连接的伪管芯，其中，多个形成在所述伪管芯上的导电路径被配置为所述多个TSV、所述多个导电路径以及所述多个导电装置形成导电链，其中，所述多个伪管芯包括3D管芯和2. 5D管芯。该系统进一步包括多个测试模块，被配置用于测试所述多个TSV的电阻、电容和泄漏电流。在该系统中，所述测试设备是通过探针卡与所述多个TSV连接的ATE测试板；或者所述测试设备是具有多个与所述多个TSV连接的探针的探针卡；或者所述多个TSV、所述测试设备被配置成导电链具有接收测试信号的第一端以及产生包括所述多个TSV的电特性的结果信号的第二端。根据本发明的又一方面，提供了一种方法，包括提供多个形成在测试设备中的连接装置；以及通过将被测装置(DUT)中的多个TSV与所述多个连接装置连接而形成硅通孔(TSV)链。该方法进一步包括提供多个具有与所述DUT的一侧连接的多个导电元件的伪管芯；以及通过将所述被测装置(DUT)中的所述多个TSV与在所述测试设备中的所述多个连接装置以及在所述伪管芯中的所述多个导电元件连接而形成TSV链，所述方法进一步包括在所述TSV链的第一端处产生测试信号；以及在所述TSV链的第二端处接收结果信号，其中，所述结果信号包括所述多个TSV的电特性，或者所述方法进一步包括堆叠多个3D管芯以形成3D装置；将在所述3D装置的顶面上的多个TSV端与形成在测试设备中的所述多个连接装置连接；以及将在所述3D装置的底面上的多个TSV端与形成在所述3D装置的底面上的多个连接路径连接。在该方法中，所述DUT是中介层，所述中介层具有与所述测试设备连接的第一侧以及与多个伪管芯连接的第二侧；或者所述DUT是中介层，所述中介层具有与所述测试设备连接的第一侧以及具有多个连接元件的第二侧，其中，所述连接元件的每个都连接TSV的两个相邻的端。
为更完整的理解实施例及其优点，现在结合附图对以下描述做出说明，其中图I示出根据实施例的三维(3D)集成电路(IC)测试设备的框图；图2示出3D IC测试设备以及包括多个TSV的中介层的框图。图3示出基于3D IC测试设备的ATE以及包括多个TSV的中介层的框图；图4示出根据实施例的3D IC测试设备以及3D TSV堆叠的框图；图5示出3D IC测试设备以及具有形成在中介层的一侧上的有源电路或再分配层的中介层的框图； 图6示出适用于图3中所示的3D IC测试设备的各种测试模块；图7示出根据实施例的电阻传感器的示意图；图8示出电容传感器的示例性实施例的示意图；以及图9示出泄漏电流传感器的示例性实施例的示意图。除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而无需成比例绘制。
具体实施例方式下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。将根据具体上下文中的优选实施例，利用用于硅通孔(TSV)链的测试方案，对本发明进行描述。然而，本发明还被应用于各种TSV电特性测试。首先参考图1，示出了根据实施例的三维(3D)集成电路(IC)测试设备的框图。当3D IC 100在测试模式下运行时，3D IC测试设备110通过多个测试通道(诸如，测试探针)与3D IC 100连接。3D IC 100可以包括多个堆叠在一起的硅层，其中，处在不同层中的各个有源电路通过多个TSV、微凸块和/或倒装凸块连接在一起。更具体地，在层内部各个有源电路与层中的TVS连接。另外，层中的TSV另外通过微凸块、倒装凸块、焊球等与相邻层中的相应的TSV连接。总而言之，可以通过由TSV和各个用于连接处在不同层中的两个或多个TSV的凸块所形成的网络互连3DIC的不同层中的有源电路。根据实施例，3D IC测试设备110可以是探针卡(未示出但在图2中示出)。在探针卡上使用多个测试模块112用于实行不同的TSV测试诸如，电阻、电容、泄漏、频率、热量等。3D IC可以包括中介层。在中介层和其他晶圆层接合在一起之前，3D IC测试设备110可以实行各种TSV特性测试。在中介层的一些区域中，再分配层(未示出)或有源电路可以被用于布线并且连接两个相邻的TSV。另外，每个都连接着两个相邻的TSV的多个再分配层(未示出)或有源电路可以桥接许多TSV，从而形成TSV链。因此，3D IC测试设备110可以通过在TSV链的一个端部处注入测试信号并且在TSV链的另一个端部处接收结果来在一个单独的测试操作内测试一组TSV。测试TSV链的有利特征在于，可以通过测试一组TSV而有效地对一些TSV电特性(诸如，开路)进行测试。然而，中介层的一些区域可以不包括再分配层或有源电路。另外，由于技术进步，一些3D IC以3D TSV堆叠技术为基础，其中，多个晶圆管芯直接被堆叠在一起而不使用中介层。因此，可以不将再分配层等形成在两个相邻的TSV之间。为了测试处在不具有再分配层或有源电路的区域中的TSV的电特性，3D IC测试设备(诸如，探针卡或ATE)不得不分别地测试每个TSV。根据实施例，3D IC测试设备110可以包括外部地连接两个相邻的TSV的连接装置114。通过使用该连接装置114，可以通过外部连接装置114将两个相邻的TSV外部地连接在一起。应该注意到，虽然图I示出的是处在3D IC 100和测试模块112之间的一个单独的外部连接装置，但外部连接装置114可以包括多个连接装置，每个连接装置都将两个TSV连接在一起，从而通过3D IC 100的多个TSV和外部连接装置114的各个连接装置形成TSV链。下面，将根据图2至图6描述外部连接装置114的具体操作。图2示出3D IC测试设备和包括多个TSV的中介层的框图。根据一个实施例，中介层208分别包括四个TSV，242、244、246和248。如图2所示，在中介层208上，不存在形成在两个相邻的TSV(例如，TSV 242和244)之间的再分配层或有源电路。为了一起测试 四个TSV，使用具有外部连接装置222、224、226的探针卡206在中介层208的顶面上进行特性测试。本领域的技术人员可以认识到，存在各种用于实施外部连接装置(例如，外部装置222)的方案，并且可以使用临时的外部连接装置(诸如，使用焊桥或跳线)，并且可以为此功能使用其他电路(例如，提供外部连接的继电器阵列等)。根据实施例，探针卡206可以包括六个探针，250、252、254、256、258以及260。探针卡260可以进一步包括三个外部连接装置222、224和226，以将探针和中介层208中的TSV连接在一起，从而形成导电回路。更具体地，第一外部连接装置222连接探针250和探针252。第二外部连接装置224处在探针254和探针256之间。同样地，第三外部连接装置形成在探针258和探针260之间。因此，外部连接装置和探针卡206的探针形成了带有一些间隔的导电回路。然而，当使用探针卡206测试中介层208的TSV时，可以桥接这些间隔。如图2所示，例如，在探针252和探针254之间存在间隔。可以通过由倒装凸块(例如，倒装凸块232)、TSV 242, TSV 244以及底部连接回路所形成的导电通道来桥接该间隔。两个伪管芯202和204被装配在中介层208的底面上。伪管芯202示出通过3DIC管芯实施外部连接装置。相反地，伪管芯204示出通过2. ro IC管芯实施外部连接装置。本领域公知，3D IC管芯(例如3D IC管芯202)具有多个形成在3D IC管芯内部的TSV。因此，外部连接装置214既可以形成在伪管芯的顶面上也可以形成在伪管芯的底面上。根据实施例，外部连接装置214形成在伪管芯202底面上的金属层上。通过两个TSV 212,218以及两个微凸块(例如，微凸块234)，外部连接装置214将TSV 242的底部端与TSV 244的底部端连接在一起。另一方面，外部连接装置可以被布置在2. IC管芯上。如图2所示，作为2. IC管芯的伪管芯204不包括TSV。因此，外部连接装置216可以形成在伪管芯216顶面上的金属层上。类似地，通过两个微凸块234，外部连接装置216将TSV 246的底部端与TSV 248的底部端连接在一起。应该注意到，虽然图2示出的是两个伪管芯，但该图只是一个实例，不应该对权利要求的范围进行过度限制。本领域的普通技术人员应该认识到多种变化、改变和修改。例如，可以利用有源芯片或测试芯片替换伪管芯202和204。总而言之，两个管芯(例如，伪管芯202和204)提供了连接中介层208的TSV的底部端的导电回路。另外，通过使用外部连接装置可以形成TSV链，由此可以同时测试一组TSV。
图3示出包括自动测试设备(ATE)的测试设备和包括多个TSV的中介层的3D IC的框图。根据其他实施例，可以使用ATE板300来实施中介层208的TSV的电特性测试。如图3所示，中介层208、探针卡204以及伪管芯202和204的系统配置都与图2中的类似。详细的操作已经根据图2进行过论述，由此，为了避免重复在此不再进行描述。如图2中所示，根据其他的实施例，第一外部连接装置222、第二外部连接装置224以及第三外部连接装置226可以形成在ATE板300上。如根据图2所述，外部连接装置222、224和226可以是焊桥、跳线、继电器或类似的。应该注意到，对在ATE板上实施外部连接装置而言，继电器阵列是优选的实施例，因为可以在ATE板上应用各种继电器。图3示出，通过在探针卡206和ATE板300之间的导电通道，第一外部连接装置222、第二外部连接装置224以及第三外部连接装置226被连接到探针卡206的探针上并且被进一步连接到如根据图2所述的相应的TSV上。应该注意到，图3示出的ATE板与探针卡连接。在此所示的ATE板300仅被限制用于清楚地说明各个实施例的发明步骤。本发明不被局限于测试设备的具体类型。总而言之，外部连接装置可以形成在多种测试时与装置连接的测试媒介上。
图4示出3D IC测试设备和3D TSV堆叠件的框图。根据一个实施例，可以通过将多个3D IC管芯堆叠在一起而不使用中介层来形成3D 1C。如图4所示，3D IC可以包括四个3D IC管芯202、418、402和408。3D IC管芯202和402可以是伪管芯，其中，底部连接装置214分别形成在TSV 212的底部端底部端和TSV 218的底部端底部端之间，并且底部连接装置414分别形成在TSV 412的底部端底部端和TSV 418的底部端底部端之间。可选地，3D IC管芯202和402可以是具有形成在3D IC管芯202和402的TSV的底部端底部端之间的再分配层的有源管芯。在探针卡206中，外部连接装置224被用于桥接探针254和探针256之间的间隔，从而在探针252和探针258之间形成导电回路。因此，可以向探针252提供测试信号，并且探针卡206在探针258处接收到响应信号。通过分析响应信号，探针卡206可以探测到一些缺陷(诸如，开路等)。图5示出3D IC测试设备和具有在中介层的一侧上形成的再分配层或有源电路的中介层的框图。如图5所示，中介层208的顶面和探针卡206都与图2中的类似。详细的操作已经根据图2进行过论述，由此，为了避免重复在此不再进行描述。如图5所示，根据另外的实施例，第一外部连接装置502和第二外部连接装置504可以形成在中介层208的底面上。更具体地，第一外部连接装置502将TSV 242的底部端和TSV 244的底部端连接在一起。同样地，第二外部连接装置504将TSV 246的底部端和TSV248的底部端连接在一起。另外，通过四个倒装凸块和探针卡206的探针，在探针250和探针260之间形成了导电回路。因此，可以同时测试TSV 242、244、246和248。图6示出适用于如图3所示的3D IC测试设备的各种测试模块。图6的系统配置与图3中的类似，并且由此，为了避免重复而不再进行描述。可以使用各种测试模块600来实施各种电特性测试，诸如电阻、电容、泄漏电流、频率、热量、压力等。测试模块600可以被布置在ATE板300、探针卡206、中介层208、3D IC管芯202、2. IC管芯204等中。另外，当测试目的改变时，处在测试媒介(诸如，ATE板300和探针卡206)中的测试模块600可以被不同的测试模块替换或替代。例如，当系统实施测量TSV电阻的测试时，可以将电阻探测器装配在ATE板300上。可选地，当系统结束该电阻测试并且开始测试TSV的泄漏电流时，可以利用泄漏电流传感器替换电阻传感器。下面，将根据图7至图9描述测试模块600的详细的操作原理。图7示出根据实施例的电阻传感器的示意图。电阻传感器700包括电源I和当电源I流经电阻时的电压降所形成的参考电压vd。。电阻传感器700可以进一步包括运算放大器gmm、第一电阻器R1、第二电阻器R2以及噪音降低电路702。噪音降低电路702包括第一闸刀开关CH1、第二闸刀开关CH2、补偿放大器gmm以及低通滤波器LPF。为了减小运算放大器gmm的dc偏移和噪音，通过第二闸刀开关CH2将运算放大器gmm的输入信号调制到较高的频率。通过补偿放大器81^进一步将调制的dc偏移和噪音放大。然后，在将调制的dc偏移和噪音保持在较高频率上的同时，第一闸刀开关CHl对输入信号进行解调。另外，低通滤波器LPF去除调制的dc偏移和噪音。因此，噪音降低电路702有助于减小dc偏移和噪音的干扰，从而使运算放大器gmm可以报告出精确的TSV电阻值。根据运算放大器的操作原理，可以从电阻传感器700的系统配置中得到下面的关系。TSV的电阻和电阻传感器700的输出满足下面的方程式 Voul = Vdc -~τ{1' Kv)
κ\使用电阻传感器700的有利特征在于，可以通过电阻传感器700的输出电压值估算出TSV的电阻值。应该注意到，虽然图7示出的是基于运算放大器的电阻传感器，但该示意图只是一个实例，不应该过度地限制权利要求的范围。本领域的普通技术人员可以认识到多种变化、改变和修改。例如，可以使用测量放大器替换图7中所示的电阻放大器700。图8示出电容传感器的示例性实施例的示意图。电容传感器800包括一对ρ-型金属氧化物半导体(PMOS)晶体管Ρ1、Ρ2以及一对η-型金属氧化物半导体(NMOS)晶体管NI、Ν2。PMOS晶体管Pl和NMOS晶体管NI被串联连接以形成TSV电流腿(current leg)。同样地，POMS晶体管P2和NMOS晶体管N2被串联连接以形成参考电流腿。PMOS晶体管Pl的栅极和PMOS晶体管P2的栅极与第一时钟信号CKl连接。类似地，NMOS晶体管NI的栅极和NMOS晶体管N2的栅极与第二时钟信号CK2连接。在第一时钟信号CKl和第二时钟信号CK2之间可以存在相移。更具体地，第一时钟信号CKl和第二时钟信号CK2被配置为当第一时钟信号CKl导通PMOS晶体管P2和PMOS晶体管Pl两者时，电流源Iref和Itsv分别对NMOS晶体管N2的输出和NMOS晶体管NI的输出充电；在另一方面，当第二时钟信号CK2导通NMOS晶体管N2和NMOS晶体管NI两者时，NMOS晶体管N2和NMOS晶体管NI的输出被放电至零伏。如图8所示，除待测量的TSV被连接在NMOS晶体管NI的漏极和源极之间以外，TSV腿和参考电流腿两者共用相同的系统配置。根据电容器的电压和电流的关系，流过电容器的平均电流与电容值的乘积成比例并且跨在电容器两端的电压变化。更具体地，参考电流腿中的电流与跨在电流腿的电压之间的关系可以被表述为Iref avg = Vdd · Cpar · f其中，Cpar是跨在NMOS晶体管N2两端的寄生电容，而f是时钟信号CKl和CK2的操作频率。同样地，TSV腿中的电流与跨在TSV腿两端的电压之间的关系可以被表述为Itsv avg = Vdd · (Cpar+Ctsv) · f电容传感器800可以通过读取TSV腿和参考电流腿之间的电流差来估算出TSV的电容并且进一步通过下面的方程式反计算出电容Itsv avg-Iref avg = Vdd · Ctsv · f总而言之，通过使用电容传感器800，可以从上述的方程式中计算出TSV的电容。图9示出泄漏电流传感器的示例性实施例的示意图。泄漏电流传感器900包括电容器Cdis、第一电容器902、第二电容器904、各种控制逻辑电路以及接口电路。第一电容器902的正输入端与高阈值电压VrafH连接。同样地，第二电容器904的正输入端与低阈值电压Vrea连接。第一电容器902的负输入端和第二电容器904的负输入端两者与被测装置(DUT)连接。另外，电容Cdis与DUT并联连接并且预充电至电压VDD(未示出)。当DUT(例如，TSV)在测试模式下运行时，DUT中的泄漏电流使跨在电容器Cdis两端的电压放电。因此，跨在Cdis两端的电压从VDD被放电下降至较低的电压电平。当跨在Cdis两端的电压下降到高阈值电压Viefll以下时，第一电容器902探测出电压降。由此使泄漏电流传感器900的输出从逻辑低状态变化到逻辑高状态。如本领域所公知的那样，泄漏电流传感器900的输出一直保持为高，直到跨在Cdis两端的电压下降到低阈值电压Vrea以下为止。因此，响应于跨在Cdis两端的渐变的电压降，泄漏电流传感器900的输出产生了脉冲，该脉冲具有与DUT中的泄漏电流的幅度成比例的宽度。更具体地，可以通过下面的方程式表述DUT的泄漏电流
权利要求
1.一种设备，包括 测试装置，具有多个被配置为与被测装置的多个硅通孔(TSV)对齐的探针；以及多个导电装置，每个导电装置都连接两个相邻的探针，其中，当具有TSV的被测装置被布置在所述设备中时，多个导电装置和多个探针形成导电链。
2.根据权利要求I所述的设备，进一歩包括 第一探针的第一端，被配置用于对齐并且电连接具有顶部端的第一 TSV ； 第二探针的第一端，被配置用于对齐并且电连接具有顶部端的第二 TSV ； 第一导电装置，被连接在所述第一探针的第二端和所述第二探针的第二端之间；以及 第二导电装置，被配置用于电连接第三TSV的底部端和所述第二 TSV的底部端。
3.根据权利要求I所述的设备，其中，所述测试装置是探针卡，包括 多个探针，每个所述探针都被配置用于对齐并且连接在TSV顶部上形成的相应的凸块；以及 多个导电装置，每个所述导电装置都连接两个相邻的探针。
4.根据权利要求I所述的设备，所述多个导电装置包括 第一导电装置组，处在具有多个被配置用于对齐和连接多个TSV的探针的探针卡中；以及 第二导电装置组，处在多个伪管芯中，每个所述伪管芯都被配置用于连接多个TSV。
5.根据权利要求I所述的设备，所述测试装置是自动测试设备(ATE)板，包括 多个导电装置，每个所述导电装置都通过导电介质连接探针卡的两个相邻的探针。
6.根据权利要求I所述的设备，进一歩包括三维(3D)管芯，所述管芯包括多个TSV，每个所述TSV都具有与倒装凸块连接的第一端和与微凸块连接的第二端。
7.根据权利要求I所述的设备，进一歩包括中介层，所述中介层包括 多个TSV，具有通过在所述中介层的第一侧上形成的第一组凸块与所述测试装置连接的第一端以及通过在所述中介层的所述第二侧上形成的第二组凸块与所述中介层的第二侧连接的第二端；以及 多个导电元件，形成在所述中介层的第二侧上，其中，所述多个导电元件中的每个都连接两个相邻的TSV。
8.一种系统,包括 多个硅通孔(TSV)；以及 测试设备，包括 测试装置，具有多个与多个硅通孔(TSV)对齐的探针；以及 多个导电装置，每个所述导电装置都连接两个相邻的探针，其中，所述多个导电装置、所述多个探针以及所述多个TSV形成导电链。
9.根据权利要求8所述的系统，进一歩包括 多个与所述多个TSV连接的伪管芯，其中，多个形成在所述伪管芯上的导电路径被配置为 所述多个TSV、所述多个导电路径以及所述多个导电装置形成导电链， 其中，所述多个伪管芯包括3D管芯和2. 5D管芯。
10.根据权利要求8所述的系统，进一歩包括多个测试模块，被配置用于测试所述多个TSV的电阻、电容和泄漏电流。·
全文摘要
一种三维(3D)集成电路(IC)测试设备包括多个连接装置。当通过多个3D管芯形成的被测装置(DUT)(诸如，中介层或3D IC)在测试模式下运行时，该3D IC测试设备通过各个接口通道(诸如，探针)与DUT连接。连接装置和DUT中的各个硅通孔(TSV)形成TSV链，从而可以同时测试各个TSV的电特性。
文档编号G01R31/28GK102778646SQ20111034500
公开日2012年11月14日 申请日期2011年11月3日 优先权日2011年5月11日
发明者彭经能, 林鸿志, 王敏哲, 陈致嘉, 陈颢 申请人:台湾积体电路制造股份有限公司