本发明属于fpga测试领域，具体涉及一种基于ate测试平台的flash型fpga测试方法。
背景技术：
现场可编程门阵列(fpga：fieldprogrammablegataarray)，不同于功能固定的专用集成电路(applicationspecificintegratedcircuit，asic)，是一种半定制的集成电路，用于可以根据自己的需求对电路进行编程设计，从而改变其功能，应用灵活，可大幅降低系统设计的成本，在各领域中的应用越来越广。
根据编程工艺的不同，fpga可分成反熔丝型、sram型以及flash型三种。反熔丝型fpga只可一次编程，不可重复使用，且集成度不高；sram型fpga，掉电后功能丧失，加电后需要配置存储器对其重新配置，使用不便。flash型fpga由于内部使用非易失、可重复使用的存储单元，其功能在掉电后仍然保持，不需要专用配置存储器以及其它外围电路，因此被广泛关注和选用。目前，flash型fpga一般不做使用前的性能测试，使用时用户直接将fpga焊接在所用电路板上，随电路系统进行整体测试。测试过程中，如果出现系统功能性能不符合要求的情况，需要对故障进行高成本的定位分析，如果定位于fpga，还需要将电路从系统pcb板上解焊，容易造成pcb电路板损伤，且容易导致fpga电路无法再次使用，造成资源浪费。
技术实现要素：
本发明的目的在于提出一种基于ate测试平台的flash型fpga测试方法， 实现对fpga器件功能的测试，保证fpga器件使用前功能性能满足相关指标要求，避免由于fpga器件本身失效导致的电路功能性能不满足要求。
本发明的技术方案如下：一种基于ate测试平台的flash型fpga测试方法，包括以下步骤：
步骤一：flash型fpga器件片上资源划分；
将flash型fpga器件的片上资源分解为：可配置输入/输出端口i/os、可配置逻辑单元、可编程互连线、时钟调节模块、内嵌存储单元；
步骤二：fpga器件片上资源配置方案设计；
(1)可配置输入/输出端口i/os配置方案；
将fpga器件的i/os一分为二，一半配置为输入，另一半配置为输出，将输入与输出直连，在输入端加既定的激励，对比分析输出端的结果是否与输入激励相一致，如不一致，则该器件失效，如相一致，将i/os的配置反向，即原来配置为输入的i/os配置为输出，原来配置为输出的i/os配置为输入，再次施加激励，对结果进行对比；
(2)可配置逻辑单元配置方案；
将可配置逻辑单元配置为三输入与门并级联起来，级联的三输入与逻辑的输入端a、b、c、及输出端y与i/os相连，将对应的i/os配置为输入及输出。在输入端加激励，在输出端对采集结果进行分析，当输入输出满足y＝a&b&c关系时，表明可配置逻辑单元满足要求。
(3)可编程互连线配置方案；
采取与除可编程互连线资源之外的片上资源并行配置的方法测试可编程互连线；
(4)时钟调节模块配置方案；
将时钟调节模块与i/os相连，并将对应的i/os分别配置为输入及输出，配置时钟调节模块，使其输出时钟可分布在多个频点；
(5)内嵌存储单元配置方案；
步骤三：生成配置文件及测试向量文件；
按照步骤二的配置方案，使用硬件描述语言进行代码编写，通过功能仿真、综合、布局布线、后仿真步骤，最终生成配置文件以及测试向量文件。
步骤四：ate测试；
所述步骤二(5)内嵌存储单元配置方案包括：
(a)将flash型fpga的每个内嵌存储单元配置为读写同步的sram；
(b)将每个sram逻辑功能相同的输入端口并联起来；
(c)将各个sram数据读出端口相同的数据位连接到同或门使其能够进行同或运算，同或门通过可配置逻辑单元实现；
(d)从起始地址开始写入既定的数据，写满整个存储空间；
(e)从起始地址开始依次读出各存储地址的数据，若同或门输出为1，则该地址位存储单元无缺陷若同或门输出为0，则标示该地址位的存储单元有缺陷。
所述步骤四：ate测试包括：
(1)用步骤三生成的配置文件对flash型fpga器件进行配置，配置可通过jtag方式进行。
(2)根据步骤三生成的测试向量文件中规定的激励图形，使用ate测试机台对器件施加激励。
(3)ate测试机台采集器件输出管脚的电信号，将之与测试向量文件中的预定的正确响应进行比较，判断出器件功能是否满足要求。
本发明的显著效果在于：避免由于fpga器件本身失效导致的电路功能性能 不满足要求，降低质量风险和不必要的成本损失。
具体实施方式
一种基于ate测试平台的flash型fpga测试方法，包括以下步骤：
步骤一：flash型fpga器件片上资源划分；
将flash型fpga器件的片上资源分解为：可配置输入/输出端口i/os、可配置逻辑单元、可编程互连线、时钟调节模块、内嵌存储单元；
步骤二：fpga器件片上资源配置方案设计；
(1)可配置输入/输出端口i/os配置方案；
将fpga器件的i/os一分为二，一半配置为输入，另一半配置为输出，将输入与输出直连，在输入端加既定的激励，对比分析输出端的结果是否与输入激励相一致，如不一致，则该器件失效，如相一致，将i/os的配置反向，即原来配置为输入的i/os配置为输出，原来配置为输出的i/os配置为输入，再次施加激励，对结果进行对比；
(2)可配置逻辑单元配置方案；
将可配置逻辑单元配置为三输入与门并级联起来，级联的三输入与逻辑的输入端a、b、c、及输出端y与i/os相连，将对应的i/os配置为输入及输出。在输入端加激励，在输出端对采集结果进行分析，当输入输出满足y＝a&b&c关系时，表明可配置逻辑单元满足要求。
(3)可编程互连线配置方案；
采取与除可编程互连线资源之外的片上资源并行配置的方法测试可编程互连线。
(4)时钟调节模块配置方案；
将时钟调节模块与i/os相连，并将对应的i/os分别配置为输入及输出， 配置时钟调节模块，使其输出时钟可分布在多个频点。
(5)内嵌存储单元配置方案；
(a)将flash型fpga的每个内嵌存储单元配置为读写同步的sram。
(b)将每个sram逻辑功能相同的输入端口并联起来；
(c)将各个sram数据读出端口相同的数据位连接到同或门使其能够进行同或运算，同或门通过可配置逻辑单元实现；
(d)从起始地址开始写入既定的数据，写满整个存储空间；
(e)从起始地址开始依次读出各存储地址的数据，若同或门输出为1，则该地址位存储单元无缺陷若同或门输出为0，则标示该地址位的存储单元有缺陷；
步骤三：生成配置文件及测试向量文件；
按照步骤二的配置方案，使用硬件描述语言进行代码编写，通过功能仿真、综合、布局布线、后仿真步骤，最终生成配置文件以及测试向量文件。
步骤四：ate测试；
(1)用步骤三生成的配置文件对flash型fpga器件进行配置，配置可通过jtag方式进行。
(2)根据步骤三生成的测试向量文件中规定的激励图形，使用ate测试机台对器件施加激励。
(3)ate测试机台采集器件输出管脚的电信号，将之与测试向量文件中的预定的正确响应进行比较，判断出器件功能是否满足要求。