一种用于电力巡航机载雷达的激励信号处理系统的制作方法

本发明涉及雷达信号处理技术领域，具体的涉及一种用于电力巡航机载雷达的激励信号处理系统。

背景技术：

现代雷达特别是机载雷达数字信号处理机的特点是输入数据多，工作模式复杂，信息处理量大。因此，在一个实时信号处理系统中，雷达信号处理系统要同时进行高速数据分配、处理和大量的数据交换。而传统的雷达信号处理系统的设计思想是基于任务，设计者针对应用背景确定算法流程，确定相应的系统结构，再将结构划分为模块进行电路设计。目前的激励信号处理器，数据处理能力以及通用性均不理想。

技术实现要素：

针对上述现有技术存在的问题，本发明在现有技术基础之上作进一步改进，本发明涉及一种用于电力巡航机载雷达的激励信号处理系统，基于DSP+FPGA+ARM设计，通够满足雷达信号处理的实时性，数据处理能力强，同时采用模块化设计，可缩短本发明的研发周期，减少开发经费。

本发明通过以下技术方案实现上述发明目的。

一种用于电力巡航机载雷达的激励信号处理系统，包括FPGA模块、DSP模块、ARM模块、电源模块、DA模块、复位模块和时钟模块，所述电源模块用于向各功能模块供电，FPGA模块包括FPGA芯片，所述FPGA芯片通过64MB并行FLASH 配置，所述FPGA模块通过EMIF与DSP模块通信，FPGA通过PCIE与ARM模块通信，FPGA模块还向DA模块传输数据，所述DA模块包括三个DAC芯片，将来自FPGA模块的三路数据转换为中频信号输出，所述复位模块包括复位按钮，FPGA模块监测复位按钮的状态，当FPGA检测到复位按钮被按下后，FPGA将其连接到DSP和ARM复位管脚的IO口置底一段时间；随后置高，从而实现DSP和ARM的复位。复位时间可以通过FPGA调整所述时钟模块用于向FPGA模块、DSP模块、ARM模块和DA模块提供时钟脉冲。

现代机载雷达信号处理的任务繁重，主要功能是在空空方式下将DA数据录取后进行数字脉压处理、数据格式转换和重排、加权降低频谱副瓣电平，然后进行匹配滤波或相参积累（FFT或DFT）、根据重复频率的方式进行相应运算后提取出点迹目标送给数据处理机。

本发明通过FPGA模块、DSP模块、ARM模块构成信号处理板的主要部分，FPGA芯片通过64MB并行FLASH 配置，加强FPGA的数据存取能力，三个DAC芯片组成DA模块，强化了该处理板的数字转换能力，从而使能够充分满足系统的实时性要求，同时以信号处理模块为基本设计思想，通够缩短机载雷达系统的研制周期和减少开发经费。

进一步的，所述FPGA芯片为Xilinx公司的XC7K325T-2FF900I，通过64MB并行FLASH S29GL512P BPI x16方式配置。FPGA芯片在整个系统中工作的主要功能包括与外部模拟设备SPI通信、控制DA模块和其工作时钟、与DSP模块间 EMIF通信和与ARM间PCIE通信等，Xilinx公司的XC7K325T-2FF900I，通过64MB并行FLASH S29GL512P BPI x16方式配置，可满足本发明的上述需求。

进一步的，所述DSP模块包块DSP芯片，DSP芯片为TI公司的TMS320C6455BCTZA，配置1片Spansion公司64MB FLASH S29GL512P和2片Micron公司MT47H128M16 DDR2 SDRAM，FLASH S29GL512P用于DSP模块的代码存放，MT47H128M16 DDR2 SDRAM用于数据缓存。

进一步的，2片所述的MT47H128M16拼接成32bit位宽，容量为512MB，使本处理板具有较高的集成度和数据缓存能力。

进一步的，所述ARM模块包括ARM芯片，所述ARM芯片为Freescale公司MCIMX6Q6AVT10AC，它是基于ARM Cortex-A9架构的四核平台，运行频率高达1GHZ，具有较好的3D和2D图形处理能力。ARM芯片通过PCIE和LOCAL BUS与FPGA模块通信。

进一步的，所述ARM芯片配置有4片DDR3用于数据缓存，ARM芯片设置有RS232、RS422、Ethernet、USB、LVDS对外接口，以及16GB Sata SSD电子盘和RTC万年历时钟显示。DDR3 SDRAM选用Micron公司MT41J256M16，4片拼接成64bit位宽，总容量为2GB；SSD 电子盘选用SiliconMotion公司SM631GEABA，容量为16GB；RTC 用于系统万年历时钟显示，采用Maxim公司DS3231 + EVE公司的电池实现；RS422电平转换芯片选用Maxim公司MAX3490ESA，由ARM芯片内部UART提供；Ethernet PHY芯片选用Marvell公司88E1111，由ARM芯片内部EMAC提供；LVDS输出由ARM芯片直接对外提供，用于LCD显示接口；3路USB设计由ARM芯片通过USB-HUB对外提供；

进一步的，所述DA模块包括3片DAC芯片，所述DAC芯片的接口电平为3.3V。

进一步的，所述3片DAC芯片数据输入均由FPGA提供，相应的BANK接口电平+3.3V，DAC芯片的工作时钟由PLL合成和分配的80MHZ80MHZ的差分信号。为提高DAC芯片的输出能力和精度，系统设计了固定增益放大和可编程衰减，同时DAC芯片的电源和时钟都使用单独的LDO芯片供电。

进一步的，所述时钟模块包括两颗振荡频率分别为20MHZ与25MHZ的有源晶体振荡器，以及两颗24MHZ和一颗25MHZ无源晶体谐振器。

本发明与现有技术相比，至少具有以下益效果在于：

（1）本发明通过FPGA模块、DSP模块、ARM模块构成信号处理板的主要部分，FPGA芯片通过64MB并行FLASH 配置，加强FPGA的数据存取能力，三个DAC芯片组成DA模块，强化了该处理板的数字转换能力，从而使能够充分满足系统的实时性要求，同时以信号处理模块为基本设计思想，通够缩短机载雷达系统的研制周期和减少开发经费。

（2）本发明各功能模块采用通用芯片设计，多路对外接口，使本发明具有较高的扩展性能和通用性。

（3）本发明的ARM芯片为Freescale公司MCIMX6Q6AVT10AC，它是基于ARM Cortex-A9架构的四核平台，运行频率高达1GHZ，具有较好的3D和2D图形处理能力。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明的原理框图；

图2为本发明中FPGA模块原理框图；

图3为本发明中ARM模块原理框图；

图4为本发明中DAC模块原理框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1：

如图1所示，一种用于电力巡航机载雷达的激励信号处理系统，包括FPGA模块、DSP模块、ARM模块、电源模块、DA模块、复位模块和时钟模块，电源模块用于向各功能模块供电，FPGA模块包括FPGA芯片， FPGA芯片通过64MB并行FLASH 配置， FPGA模块通过EMIF与DSP模块通信，FPGA通过PCIE与ARM模块通信，FPGA模块还向DA模块传输数据， DA模块包括三个DAC芯片，将来自FPGA模块的三路数据转换为中频信号输出，复位模块包括复位按钮，FPGA模块监测复位按钮的状态，当FPGA检测到复位按钮被按下后，FPGA将其连接到DSP和ARM复位管脚的IO口置底一段时间；随后置高，从而实现DSP和ARM的复位。复位时间可以通过FPGA调整。时钟模块用于向FPGA模块、DSP模块、ARM模块和DA模块提供时钟脉冲。

现代机载雷达信号处理的任务繁重，主要功能是在空空方式下将DA数据录取后进行数字脉压处理、数据格式转换和重排、加权降低频谱副瓣电平，然后进行匹配滤波或相参积累（FFT或DFT）、根据重复频率的方式进行相应运算后提取出点迹目标送给数据处理机。

本发明通过FPGA模块、DSP模块、ARM模块构成信号处理板的主要部分，FPGA芯片通过64MB并行FLASH 配置，加强FPGA的数据存取能力，三个DAC芯片组成DA模块，强化了该处理板的数字转换能力，从而使能够充分满足系统的实时性要求，同时以信号处理模块为基本设计思想，通够缩短机载雷达系统的研制周期和减少开发经费。

实施例2：

本实施例是在上述实施例基础上做的进一步改进，如图1和图2所示，在本实施例中， FPGA芯片为Xilinx公司的XC7K325T-2FF900I，通过64MB并行FLASH S29GL512P BPI x16方式配置。FPGA芯片在整个系统中工作的主要功能包括与外部模拟设备SPI通信、控制DA模块和其工作时钟、与DSP模块间 EMIF通信和与ARM间PCIE通信等，Xilinx公司的XC7K325T-2FF900I，通过64MB并行FLASH S29GL512P BPI x16方式配置，可满足本发明的上述需求。

实施例3：

本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中， DSP模块包块DSP芯片，DSP芯片为TI公司的TMS320C6455BCTZA，配置1片Spansion公司64MB FLASH S29GL512P和2片Micron公司MT47H128M16 DDR2 SDRAM，FLASH S29GL512P用于DSP模块的代码存放，MT47H128M16 DDR2 SDRAM用于数据缓存。2片MT47H128M16拼接成32bit位宽，容量为512MB，使本处理板具有较高的集成度和数据缓存能力。

实施例4：

本实施例是在上述实施例基础上做的进一步改进，如图1和图3所示，在本实施例中， ARM模块包括ARM芯片， ARM芯片为Freescale公司MCIMX6Q6AVT10AC，它是基于ARM Cortex-A9架构的四核平台，运行频率高达1GHZ，具有较好的3D和2D图形处理能力。ARM芯片通过PCIE和LOCAL BUS与FPGA模块通信。

ARM芯片配置有4片DDR3用于数据缓存，ARM芯片设置有RS232、RS422、Ethernet、USB、LVDS对外接口，以及16GB Sata SSD电子盘和RTC万年历时钟显示。DDR3 SDRAM选用Micron公司MT41J256M16，4片拼接成64bit位宽，总容量为2GB；SSD 电子盘选用SiliconMotion公司SM631GEABA，容量为16GB；RTC 用于系统万年历时钟显示，采用Maxim公司DS3231 + EVE公司的电池实现；RS422电平转换芯片选用Maxim公司MAX3490ESA，由ARM芯片内部UART提供；Ethernet PHY芯片选用Marvell公司88E1111，由ARM芯片内部EMAC提供；LVDS输出由ARM芯片直接对外提供，用于LCD显示接口；3路USB设计由ARM芯片通过USB-HUB对外提供；

实施例5：

本实施例是在上述实施例基础上做的进一步改进，如图1和图4所示，在本实施例中， DA模块包括3片DAC芯片，所述DAC芯片的接口电平为3.3V。3片DAC芯片数据输入均由FPGA提供，相应的BANK接口电平+3.3V，DAC芯片的工作时钟由PLL合成和分配的80MHZ80MHZ的差分信号。为提高DAC芯片的输出能力和精度，系统设计了固定增益放大和可编程衰减，同时DAC芯片的电源和时钟都使用单独的LDO芯片供电。

实施例6：

本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，时钟模块包括两颗振荡频率分别为20MHZ与25MHZ的有源晶体振荡器，以及两颗24MHZ和一颗25MHZ无源晶体谐振器，振荡器通过PLL向DPS、FPGA、三路DAC提供时钟脉冲。

如上所述，可较好的实施本发明。