用于测量微电子元件分层金属化结构中机械应力的传感器的制作方法

本发明涉及针对诸如集成电路管芯之类的微电子元件中的机械应力的测量。

背景技术：

在集成电路管芯的后道工艺(beol)制造工艺中，越来越多地使用低k介电材料导致了涉及管芯机械稳定性的问题。低k材料是机械易碎的并且可能容易开裂。可能发生开裂的薄弱点取决于beol布局中通孔的图案。通孔密度较低的区域在机械上较弱。开裂通常在集成电路的封装或相关的后处理运行期间发生。除了形成开裂外，在垂直于beol部分各层的方向上的机械应力可能会导致这些层的层离，从而导致芯片损坏。当前的解决方案主要限于基于连通性检查以检测开裂的外观的beol传感器。但是，这些解决方案无法确定开裂形成之前的应力累积。例如从文献us2016/0377497中已知的beol中的电容性应力传感器。但是，这种类型的传感器不适用于局部应力感测，因为它需要应用难以精确测量的小电容。可通过重新设计beol布局来解决beol中开裂形成和扩展的问题。但是，当前的重新设计是在反复试验的基础上进行的：例如，重新设计直到布局在封装期间被证明具有抗裂性为止。这种方式增加了芯片的设计时间和制造成本。

技术实现要素：

本发明旨在提供一种应力传感器，该应力传感器可被结合在ic的后道工艺部分中，并且可以解决目前已知的解决方案的上述问题。根据所附权利要求，此目的是通过传感器并通过微电子元件来实现的。本发明涉及一种用于测量诸如集成电路管芯的后道工艺部分的分层金属化结构中机械应力的传感器。该传感器用作包括栅电极、栅极介电、沟道以及源极和漏极的场效应晶体管，其中，栅电极是第一金属化层的导体，而源极和漏极电极是两个互连通孔，将沟道连接至相邻层中的各个导体。互连通孔中的至少一个通孔由其电阻对通孔方向上的机械应力敏感的材料形成。电阻对机械应力的敏感性足以通过在晶体管处于导通状态时读出晶体管的漏极电流来对应力进行测量。传感器因此允许在开裂发生前监测beol中的机械应力。传感器基于测量电阻的变化，并因此适合于局部应力感测。

本发明尤其涉及一种被结合在分层结构中的应力传感器，该分层结构包括多层，该多层包括电导体和用于互连不同层的导体的通孔连接，各层的导体和通孔连接被嵌入在介电材料的层中，应力传感器包括：

-在分层结构的第一层中的第一导体，该第一导体执行晶体管的栅电极的功能，

-与该第一导体接触的介电层，所述层执行晶体管的栅极介电的功能，

-在介电层上的一部分半导体材料，所述部分执行晶体管的沟道的功能，

-与沟道电接触的第一和第二通孔，该第一和第二通孔分别执行晶体管的源极和漏极的功能，通孔在与第一层相邻的第二层中被电连接到各个导体，

其中，各通孔中的至少一个通孔，以下称为“伪通孔(pseudo-via)”，由其电阻对沿通孔方向作用在分层结构上的机械应力敏感的材料形成，并且其中至少一个伪通孔的电阻对机械应力的敏感性足以通过在晶体管处于导通状态时读出晶体管的漏极电流来对应力进行测量。

根据一个实施例，沟道和至少一个伪通孔由相同的材料形成。在后一种情况下，可对至少一个伪通孔和沟道进行掺杂，并且至少一个伪通孔中的掺杂剂密度可与沟道中的密度不同。

根据一个实施例，至少一个伪通孔由非晶硅或多晶硅形成。根据另一实施例，至少一个伪通孔由铟镓锌氧化物(igzo)形成。根据一个实施例，第一和第二通孔两者都是伪通孔。

根据一个实施例，仅第一通孔是伪通孔，并且其中第二通孔通过第二通孔和沟道之间的接触材料连接到沟道。

根据一个实施例，至少一个伪通孔的电阻的敏感性高于或等于50ppm/mpa。

本发明同样涉及一种包括分层结构的微电子元件，该分层结构包括多层，该多层包括电导体和用于互连不同层的导体的通孔连接，各层的导体和通孔连接被嵌入在介电材料的层中，并且其中根据本发明的至少一个传感器被结合在微电子元件的分层结构中。

根据基于本发明的元件的实施例，多个传感器跨至少部分分层结构的表面区域分布，并且其中多个传感器可通过耦合到传感器的栅电极的各个字线和通过多个位线来访问，其中每个位线将传感器子组的源电极或漏电极互连。各传感器可以以规则间隔的二维阵列布置。

根据一个实施例，此元件是集成电路管芯，并且分层结构是管芯的后道工艺(beol)部分。介电材料可以是低k介电材料。

本发明还涉及根据本发明的传感器的用途，用于测量在垂直于分层结构的各层的方向上的应力，该分层结构包括多层，该多层包括电导体和用于互连不同层的导体的通孔连接，各层的导体和通孔连接被嵌入在介电材料的层中。

根据上文描述的使用的一个实施例，应力传感器的二维阵列被包括在集成电路芯片的beol部分的设计中，并且该使用包括以下阶段：

-在处理晶片上制造多个芯片，每个芯片包括所述传感器阵列，

-使处理晶片受到机械应力，

-测量传感器所在位置处的应力，从而确定芯片的beol部分中的任何薄弱点，

-如果检测到薄弱点，则重新设计beol部分以便消除该薄弱点。

附图说明

图1例示了根据本发明的一个实施例的应力传感器的结构。

图2例示了根据一个实施例的传感器，其中标准通孔和沟道之间没有接触材料。

图3例示了根据一个实施例的传感器，其中第一和第二通孔两者均为伪通孔。

图4例示了根据本发明的多个传感器如何能够互连。

图5a至图5i例示了用于制造根据本发明的传感器的可能的方法步骤。

具体实施方式

根据本发明的传感器基本上是结合在诸如集成电路管芯的后道工艺(beol)部分的分层金属化结构中的场效应晶体管。图1例示了在ic的beol部分中的根据本发明的传感器的实现。该图示出了两个金属化层mn和mn+1。第一层mn包括导体1，如果mn是第一金属化层m1，则导体1可以是嵌入在介电材料2中的金属线，该介电材料2被称为层间介电(ild)或金属前介电(pmd)。介电2可以是本领域已知的低k介电材料。第二层mn+1同样包括ild材料2，并进一步包括两条平行的导体线3和4。在导体1的顶部上提供栅极介电5以及由半导体材料形成的沟道6。栅极介电5可由例如氮化硅(sin)、氧化铝(al2o3)或氧化铪(hfo2)或符合高质量栅极介电的任何其他材料或材料堆叠形成。沟道6在层mn+1中通过两个相应的互连通孔7和8电连接到两个导体3和4。导体1用作晶体管的栅电极，其中通孔7和8分别用作源极和漏极或相反，这取决于传感器如何连接到电压源以及参考或接地电位。电极可经由ic外部的端子被访问，并经由beol网络被连接到电极1、7和8。根据本发明，通孔7和8中的至少一个由其电阻对垂直于beol的各层的方向上的机械应力敏感的材料形成。在图1所示的实施例中，左侧通孔7是这样的应力敏感通孔，而右侧通孔8由用于beol工艺的标准低电阻材料(例如铜)制成。应力敏感通孔7在下文中被称为“伪通孔”。

适用于伪通孔的任何材料都在流经伪通孔的电流方向上表现出对机械应力的电阻敏感性。可对该材料进行掺杂以便调谐电阻。合适的材料是非晶硅、多晶硅(polycrystallinesilicon)(通常称为多晶硅(polysilicon))和晶体硅。金属氧化物也可被使用。合适的金属氧化物的一个示例是铟镓锌氧化物(igzo)，其处于非晶态或多晶态或处于c轴取向的结晶态。材料的多晶态是其中材料由具有随机晶体学取向的多个晶粒组成的状态。多晶硅对机械应力的敏感性已经被研究，正如例如在mosser等人的文献“基于多晶硅的压阻式压力传感器(piezoresistivepressuresensorsbasedonpolycrystallinesilicon)”，传感器和致动器a：物理方面(sensorsandactuators,a:physical)，第2卷，第2期，1991年7月，第113-132页中例示的。为了将本发明的传感器集成在集成电路管芯中的目的，非晶硅是特别有用的材料，因为用于处理非晶硅的热预算与标准beol工艺兼容。与非晶硅相比，多晶硅需要更高的热预算，并因此将其用于本发明的传感器是合适的，但不是优选的选择。

根据优选实施例，伪通孔的材料的电阻的应力敏感性高于或等于50ppm/mpa。敏感性是相对值，表示当在流经伪通孔的电流方向上施加1mpa的应力时的关系dr/r，其中r是未施加应力时伪通孔的电阻。

在图1所示的实施例中，沟道6由与伪通孔7相同的材料制成，例如，沟道6和伪通孔7两者都可以通过一系列图案化步骤从单层非晶硅中制造(请进一步参阅)。替换地，沟道6可以由与伪通孔7不同的材料形成。例如，沟道6可以由铟镓锌氧化物(igzo)制成，而伪通孔7由非晶硅或多晶硅制成。还优选地对沟道6进行掺杂以便调谐电阻率。当沟道6和伪通孔7由相同的材料形成时，这些区域可以以相同或不同的掺杂剂浓度进行掺杂。后一种选项可能更优选，以便根据伪通孔和沟道各自的功能在两种情况下以不同的方式调谐电阻率，并从而优化传感器的性能。此外，在图1的实施例的情况下，由接触材料形成的部分10被设置在标准通孔8和沟道6之间，以便降低这两个区域之间的接触电阻。接触材料部分10可例如通过施加并图案化铬层来制造。优选地施加接触材料10，但是其存在并非是强制性的。图2示出了根据本发明的一个实施例的传感器，其中该接触材料未被施加。

根据图3所例示的另一实施例，通孔7和8两者均为伪通孔，即，两者均由应力敏感材料制成，优选地由相同材料制成，其中沟道6由所述相同材料或不同材料形成。包括两个应力敏感伪通孔的各实施例表现出传感器的更高的敏感性。由于源极和漏极两者都是应力敏感的，因此应力对电流的影响更大。此外，在具有两个伪通孔的这些实施例中，由于不需要用于制造源极和漏极的单独工艺，因此工艺成本降低。还可以提供一起形成源极的多个通孔和/或一起形成漏极的多个通孔。

调谐根据本发明的传感器的各种参数以确保伪通孔对机械应力的敏感性足以通过在晶体管处于导通状态时读出晶体管的漏极电流来对应力进行测量，在本领域技术人员的公知常识范围之内。漏极电压和晶体管尺寸可被选择以便具有最佳的ion(导通)/ioff(断开)比，而导通电流主要由伪通孔的电阻决定。使用原位掺杂，伪通孔或通孔7中的掺杂可被调谐以获得相对于沟道电阻的合适电阻范围。伪通孔电阻应足够大以便在导通状态下决定沟道电阻。

以下给出合适尺寸和其他参数的示例，对于如图1所例示的传感器，该传感器具有一个由非晶硅形成的伪通孔7，也由非晶硅形成的沟道6，由氮化硅形成的栅极介电5，标准通孔8和由铜形成的栅电极1。ild材料2是氧化硅，其介电常数约为3。以下列出了其他参数：

·mn+1层间介电的厚度：400nm

·沟道的厚度：100nm，

·栅极长度：1μm

·栅极厚度：100nm的铜(栅电极1)，和5nm的硅(栅极介电5)

·通孔7和8的高度：300nm

·沟道掺杂层：1e15/cm³(掺杂剂：磷)

·伪通孔掺杂层：1e16/cm³(掺杂剂：磷)

·漏极电压：0.8v

·栅极电压：3v

·接触材料10：铝(20nm厚)

从基于上述参数的模拟来看，发现此设备的敏感性为1na/mpa，这使得能够测量在封装或相关工艺步骤期间发生在beol中的机械应力水平。

本发明涉及这样的传感器，并且涉及包括其中至少一个根据本发明的传感器被结合的分层金属化结构的任何微电子元件，特别是集成电路管芯。有利地，可在单层金属化结构(诸如ic的beol部分)中实现多个传感器，从而可测量在不同位置处的应力。一个特定实施例涉及跨芯片区域分布的互连传感器的矩阵。根据图1的传感器类似于标准dram单元(动态随机存取存储器)，其中dram单元的电容器被由伪通路7形成的电阻器代替。因此，根据本发明的多个传感器可跨ic的beol部分的表面分布，并且以dram单元阵列的方式通过位线和字线互连。此架构在图4中被例示，它表示二维传感器阵列，图中显示了六个传感器(标记为s1至s6)。传感器s1、s2、s3被耦合到第一位线15，而传感器s4、s5、s6被耦合到第二位线15’，这些位线限定阵列的列。字线16、16’和16”将布置在阵列的同一行中的传感器的相应栅极互连。伪通孔由电阻器rp表示。伪通孔被耦合到传感器s1-s3中的源极侧并被耦合到传感器s4-s6中的漏极侧，这例示了伪通孔的位置可以自由选择。一些或全部传感器可在源极和漏极两侧都配备有两个伪通孔。由于测量期间，在同一时间阵列的列中通常只有一个传感器处于导通状态，因此耦合到同一位线的传感器的数量必须考虑到处于断开状态的单个传感器的泄漏电流，以便使来自处于导通状态的单个传感器的电流能够与耦合到同一位线的断开状态的各传感器的泄漏电流之和区别开来。可为每个位线提供电流检测器，在此情况下，可同时读出所有位线的电流。替换地，可为阵列提供单个电流检测器，并且以时分多路复用的方式读出位线电流。

各传感器优选地以规则间隔的二维阵列布置，该二维阵列覆盖beol部分的全部或大部分表面积。如上文描述的架构允许测量跨ic的beol部分或任何类似的分层金属化结构的给定表面的机械应力，从而获得二维应力图谱。应力图谱直接揭示beol设计中的任何薄弱点，在薄弱点所在位置处的应力传感器测得的应力水平接近或超过可能与开裂形成或层离相关联的预定阈值。在没有机械应力的情况下和在阈值情况下读出的电流两者都可通过校准程序预先确定。本发明涉及其中结合了此架构的任何微电子元件。特别地，本发明涉及在其beol部分中包括上文描述的架构的集成电路管芯。

如上文描述的互连传感器阵列可被用于在可能的beol重新设计之前检测beol设计中的薄弱点，从而不再在反复试验的基础上进行重新设计。例如，以下用例可被采用：

1)当提出新的beol布局时，根据本发明的应力传感器被包括在设计中，并且利用此设计来制造第一处理晶片，即，包括具有所讨论的beol设计的多个ic的晶片。

2)第一晶片受到机械应力(例如4pt弯曲，纳米压头)。应力传感器被读出以标识beol布局的哪些点最敏感。

3)如果beol需要被重新设计(可通过对此晶片进行封装或仅基于传感器的读数来确定)，则仅需要重新设计该薄弱点周围的区域。因此，仅需要很小的修改，并且不需要迭代。

在此序列之后，不必在后续晶片上处理应力传感器，由于重新设计(或者未标识出薄弱点)，后续晶片已经被认为是坚固抗beol开裂的。

在集成电路芯片中包括根据本发明的应力传感器不会对ic的功耗产生负面影响。在芯片正常运行期间，传感器不处于活动状态。从上文描述的用例中可以明显看出，仅在评估应力时才使用传感器，并且一旦应力传感器确定布局可以抵抗开裂形成，应力传感器可甚至被排除在beol布局之外。因此，本发明的传感器对ic的功耗具有最小的影响。

图5a至图5i例示了用于制造根据图1的传感器的可能的处理步骤。传感器结构类似于已知的tft(薄膜晶体管)，并且从此技术已知的许多处理步骤可被应用于制造根据本发明的传感器。将针对伪通孔7和沟道6两者均由非晶硅形成的情况来解释该方法。在beol工艺过程中，该方法步骤被施加到半导体晶片上。图5a示出了层mn完成之后的状态，包括第一导体1，ild2和栅极介电层5。可根据已知的tft技术来施加该层。然后，如图5b所示，优选地通过等离子增强化学气相沉积(pecvd)沉积非晶硅层11，并通过一系列光刻和蚀刻步骤将其图案化，以将沟道6作为非晶硅的块生产，其中伪通孔7从沟道向上延伸，如图5c和5d所示。然后，例如铬层10之类的接触材料(例如通过物理气相沉积(pvd)或原子层沉积(ald))被沉积并图案化，参见图5e和5f，接着对层mn+1的ild层2进行沉积，其封装由栅极介电5、沟道6、接触材料层10和伪通孔7形成的结构(图5g)。通过标准光刻和蚀刻步骤(图5h)，针对导体3和4以及标准通孔8的形成，对层mn+1的ild层2进行图案化以形成开口12和13。优选地，施加过蚀刻，使得伪通孔7从开口12的底部突出，这是为了确保伪通孔7与导体3之间的最佳接触。然后，根据标准镶嵌类型工艺，通过用金属或任何其他合适的导电材料填充开口12和13来创建导体3、4和标准通孔8(图5i)。

尽管已经在附图和前面的描述中详细地说明并描述了本发明，但是此类说明和描述被认为是说明性或示例性的，而非限制性的。通过研究附图、本公开和所附权利要求，本领域技术人员可在实践要求保护的发明时理解和实施所公开的实施例的其他变体。在权利要求中，单词“包括”不排除其他要素或步骤，并且不定冠词一(“a”或“an”)不排除复数。在相互不同的从属权利要求中陈述某些措施的纯粹事实并不表示不能有利地使用这些措施的组合。权利要求中的任何附图标记不应被解释为限制范围。