71 d的电阻值的积的差值的变化，随之，能够增大来自电桥电路的输出。其结果是，能够提高压力的检测灵敏度。并且，构成电桥电路的所有压电电阻元件71a、71b、71c、71d的温度灵敏度大致相同，因此还能够减少相对于外部温度变化的特性变化。
[0094]在以上那样的物理量传感器I中，如后面详述那样，层叠构造体8(壁部)使用CMOS工艺来形成。由此，能够提高膜片部64与压电电阻元件71及空腔部S的定位精度，并且能够实现小型化。
[0095]这里，如后述那样，层叠构造体8的布线层82、84由铝等导电性材料构成。因此，在从膜片部64的厚度方向进行俯视观察时，层叠构造体8的与压电电阻元件71重叠的部分(即，包括覆盖层841和密封层87的顶部)含有导电性材料。因此，层叠构造体8的与膜片部64对置的部分(顶部)具有导电性。
[0096]因此，在压电电阻元件71和空腔部S之间配置有作为绝缘膜的二氧化硅膜91和氮化硅膜92。由此，即使层叠构造体8的与膜片部64对置的部分(即，包括覆盖层841和密封层87的顶部)具有导电性，且向内侧挠曲而与膜片部64接触，也能够防止压电电阻元件71及其布线72的短路。
[0097]氮化硅膜92不仅具有绝缘性，而且针对缓冲氢氟酸等具备耐受性。因此，在使用缓冲氢氟酸等对二氧化硅膜进行蚀刻来形成空腔部S时，能够将氮化硅膜92作为蚀刻阻挡层来利用。
[0098]并且，二氧化硅膜91具有绝缘性。并且，通过在氮化硅膜92和压电电阻元件71之间配置二氧化硅膜91，能够缓和氮化硅膜92和压电电阻元件71之间的应力。
[0099]这里，可以利用二氧化硅膜91确保必要的绝缘性，利用氮化硅膜92确保针对蚀刻液的必要的耐受性，因此，氮化硅膜92的厚度优选比二氧化硅膜91的厚度薄。由此，能够减薄氮化硅膜92，降低前述那样的在氮化硅膜92中产生的应力。并且，能够增大二氧化硅膜91的厚度，利用二氧化硅膜91来有效地缓和在氮化硅膜92和压电电阻元件71之间产生的应力。并且，即使氮化硅膜92极薄而绝缘性下降，也能够通过增大二氧化硅膜91的厚度来确保必要的绝缘性。并且，即使氮化硅膜92极薄而绝缘性下降，氮化硅膜92也能够确保前述那样的针对蚀刻液的必要的耐受性。
[0100]并且，二氧化硅膜91的具体厚度没有特别限定，可以为0.01 μ m以上且0.5 μ m以下的程度。并且，氮化硅膜92的具体厚度没有特别限定，可以为0.01 μπι以上且0.5 μπι以下的程度。
[0101](物理量传感器的制造方法)
[0102]接下来，简单说明物理量传感器I的制造方法。
[0103]图4?图6是示出图1所示的物理量传感器的制造工序的图。以下，根据这些图进行说明。
[0104][变形检测元件形成工序]
[0105]首先，如图4的(a)所示，准备作为SOI基板的基板6X。该基板6X是依次层叠下述部分而成的:由单晶硅构成的硅层61X(处理层)、由二氧化硅膜构成的二氧化硅层62 (外包层)、以及由单晶硅构成的硅层63X。这里，硅层61X在后面的工序中，根据需要通过研磨等被薄化之后，形成凹部65而成为硅层61。
[0106]接下来，向硅层63X掺杂(离子注入)磷(η型)或硼(P型)等杂质，由此如图4的(b)所示地形成压电电阻元件71。由此，得到形成有压电电阻元件71的硅层63X1。
[0107]例如，在以+SOkeV对硼进行离子注入的情况下，设针对压电电阻元件71的离子注入浓度为lX1014atoms/cm2左右。并且，在该离子注入之后，例如以1000°C左右的温度进行20分钟左右的退火。
[0108]接下来，向硅层63X1掺杂(离子注入)磷或硼等杂质，由此如图4的(C)所示地形成布线72。由此，得到形成有压电电阻元件71和布线72的硅层63。
[0109]在该离子注入中，以杂质在布线72中的掺杂量比压电电阻元件71多的方式调整离子注入条件等。例如，在以1keV对硼进行离子注入的情况下，使得布线72中的离子注入浓度为5X1015atoms/cm2左右。并且，在该离子注入之后，例如以1000°C左右的温度进行20分钟左右的退火。
[0110][绝缘膜等形成工序]
[0111]接下来，如图4的(d)所示，在硅层63上形成二氧化硅膜91。二氧化硅膜91的形成例如可以通过溅射法、CVD法等进行。
[0112]接下来，如图4的(e)所示，在二氧化硅膜91上形成氮化硅膜92。氮化硅膜92的形成例如可以通过溅射法、CVD法等进行。
[0113]接下来，如图5的(a)所示，在氮化硅膜92上形成多晶硅膜93X。
[0114]该多晶硅膜93X例如是在通过溅射法、CVD法等对多结晶硅进行了成膜之后，向该膜掺杂(离子注入)磷、硼等杂质而形成的。
[0115]这里，多晶硅膜93X的厚度没有特别限定，例如为200nm以上且400nm以下的程度。
[0116]接下来，通过蚀刻对多晶硅膜93X进行构图，从而如图5的(b)所示地得到多晶硅膜93。这时，能够根据需要形成MOS晶体管的栅电极。
[0117][层间绝缘膜/布线层形成工序]
[0118]接下来，如图5的(C)所示，在氮化硅膜92上和多晶硅膜93上形成层间绝缘膜81X、83X、布线层82、84、绝缘膜85和表面保护膜86。
[0119]通过溅射法、CVD法等形成二氧化硅膜，通过蚀刻对该二氧化硅膜进行构图，由此形成层间绝缘膜81X、83X。
[0120]这里，层间绝缘膜81X、83X各自的厚度没有特别限定，例如为1500nm以上且5000nm以下的程度。
[0121]并且，通过溅射法、CVD法等在层间绝缘膜81X、83X上形成例如由铝构成的层之后，进行构图处理，由此形成布线层82、84。
[0122]这里，布线层82、84各自的厚度没有特别限定，例如为300nm以上且900nm以下的程度。
[0123]这样的层间绝缘膜81X、83X和布线层82、84的层叠构造利用通常的CMOS工艺来形成，其层叠数根据需要适当设定。即，有时也根据需要隔着层间绝缘膜层叠更多的布线层O
[0124]在形成这样的层间绝缘膜81X、83X和布线层82、84之后，通过溅射法、CVD法等依次形成绝缘膜85和表面保护膜86。作为绝缘膜85和表面保护膜86的构成材料，例如分别可举出二氧化硅膜、氮化硅膜、聚酰亚胺膜、环氧树脂膜等具有用于保护元件免受水分、污物、损伤等影响的耐受性的膜。例如，利用二氧化硅膜构成绝缘膜85，利用氮化硅膜构成表面保护膜86。
[0125]这里，绝缘膜85和表面保护膜86各自的厚度没有特别限定，例如为500nm以上且2000nm以下的程度。
[0126][空腔部形成工序]
[0127]接下来，去除层间绝缘膜81X、83X的一部分，由此如图5的⑷所示地形成空腔部Sc由此，形成了层间绝缘膜81、83。
[0128]利用通过形成于覆盖层841的多个细孔842的蚀刻来去除层间绝缘膜81X、83X的一部分，由此形成空腔部S。这里，在使用湿蚀刻作为所述蚀刻的情况下，从多个细孔842供给氢氟酸、缓冲氢氟酸等蚀刻液，在使用干蚀刻的情况下，从多个细孔842供给氢氟酸气体等蚀刻气体。在这样的蚀刻时，氮化硅膜92作为蚀刻阻挡层发挥功能。并且，氮化硅膜92由于具有针对蚀刻液的耐受性，所以氮化硅膜92还具有保护下侧的结构部(例如，二氧化硅膜91、压电电阻元件71、布线72等)免受蚀刻液影响的功能。
[0129][密封工序]
[0130]接下来，如图6的(a)所示，通过溅射法、CVD法等在覆盖层841上形成由二氧化硅膜、氮化硅膜、Al、Cu、W、T1、TiN等金属膜等构成的密封层87，将各细孔842密封。由此，空腔部S被密封层87密封，得到层叠构造体8。
[0131]这里，密封层87的厚度没有特别限定，例如为100nm以上且5000nm以下的程度。
[0132][膜片形成工序]
[0133]接下来，在根据需要对硅层61X的下表面进行磨削之后，通过蚀刻去除硅层61X的下表面的一部分，由此如图6的(b)所示地形成凹部65。由此，形成了比周围薄的膜片部64。
[0134]这里，在去除硅层61Χ的下表面的一部分时，二氧化硅层62作为蚀刻阻挡层发挥功能。由此，能够高精度地限定膜片部64的厚度。
[0135]另外，作为去除硅层61Χ的下表面的一部分的方法，可以是干蚀刻，也可以是湿蚀刻等。
[0136]能够通过以上那样的工序，制造物理量传感器I。
[0137]以上说明的物理量传感器I的制造方法具有以下工序:在基板6X1的一个面侧形成压电电阻元件71 (参照图4的(b));针对基板6X2在压电电阻元件7