片分别进行读操作，获得N路缓存阵列雷达回波信号；
[0038]步骤5，第一FPGA芯片实时控制第二数据处理模块接收所述N路缓存阵列雷达回波信号并转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至第一通信模块，CPU处理器通过第一通信模块实时将所述一路缓存阵列雷达回波信号存储到固态存储器中；
[0039]第一FPGA芯片还实时控制第二数据处理模块将所述一路缓存阵列雷达回波信号发送至DDR2模块进行缓存和提速，获得提速后的缓存阵列雷达回波信号并实时发送至所述目标信号模块;所述目标信号模块实时给所述提速后的缓存阵列雷达回波信号添加目标信号，然后再通过光纤收发器发送至外接设备进行阵列雷达回波信号的性能检测。
[0040]技术方案二的特点和进一步改进在于:
[0041 ](一)所述步骤2的具体子步骤为:
[0042]al，CPU处理器给第一FPGA芯片发送擦FLASH指令；
[0043]a2，第一 FPGA芯片接收擦FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收擦FLASH指令并进行译码，第一 FPGA芯片将对应擦FLASH高电平转化为低电平擦FLASH选通信号，然后将所述低电平擦FLASH选通信号发送至第二FPGA芯片，用于通知第二 FPGA芯片做好擦除FLASH的准备；
[0044]a3，第二 FPGA芯片第一次使能CLE信号，CPU处理器的I/O 口发送擦除FLASH准备命令;第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送擦除FLASH确认命令;第二FPGA芯片通过FLASH控制模块对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作；
[0045]a4，第一 FPGA芯片等待接收第二 FPGA芯片发送过来的擦FLASH完成命令，即若接收到擦FLASH完成命令，则第一 FPGA芯片将所述低电平擦FLASH选通信号转化为高电平擦FLASH选通信号，即擦FLASH指令操作结束；否则擦FLASH选通信号一直为低，直到得到擦FLASH完成指令。
[0046](二)所述步骤3的具体子步骤为:
[0047]bl，CPU处理器给第一FPGA芯片发送写FLASH指令；其中，所述写FLASH指令包括全部写FLASH指令和部分写FLASH指令；
[0048]b2，第一 FPGA芯片接收写FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收写FLASH命令并进行译码，第一 FPGA芯片将对应全部写FLASH高电平或部分写FLASH高电平转化为低电平全部写FLASH选通信号或低电平部分写FLASH选通信号，然后将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号发送至第二 FPGA芯片，用于通知第二 FPGA芯片做好写FLASH的准备；
[0049]b3，第一 FPGA芯片控制DDR2缓存模块并从DDR2缓存器中读出所述降速后的缓存阵列雷达回波信号，然后发送至第二 FPGA芯片；
[0050]b4，第二 FPGA芯片第一次使能CLE信号，CPU处理器的I/O 口发送写FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O 口发送地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O 口发送写FLASH确认命令;然后第二 FPGA芯片通过FLASH控制模块将第一 FPGA芯片实时发送过来的所述降速后的缓存阵列雷达回波信号写入FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区；
[0051 ] b5，第一FPGA芯片等待接收所述存储板实时发送过来的写FLASH完成命令，即若接收到写FLASH完成命令，则第一 FPGA芯片将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号转化为高电平全部写FLASH选通信号或高电平部分写FLASH选通信号，写FLASH数据操作结束；否则所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号一直为低，且所述CPU处理器将持续接收第一 FPGA芯片发送过来的所述降速后的缓存阵列雷达回波信号，直到得到写FLASH完成指令。
[0052](三)所述步骤4的具体子步骤为:
[0053]cl，CPU处理器给第一FPGA芯片发送读FLASH指令；
[0054]c2，第一 FPGA芯片接收读FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收读FLASH指令并进行译码，再将译码后的读FLASH指令发送至第二 FPGA芯片，第二FPGA芯片将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二 FPGA芯片，用于通知第二 FPGA芯片做好读FLASH的准备；
[0055]c3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送读FLASH准备命令；第二 FPGA芯片使能ALE信号，CPU处理器的I/O 口发送需要读出的数据对应地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O 口发送读FLASH确认命令;然后第二 FPGA芯片通过FLASH控制模块将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号读出来，并发送至第一 FPGA芯片；
[0056]c4，第一 FPGA芯片等待接收第二 FPGA芯片发送过来的读FLASH完成命令，若接收到读完成FLASH命令，则第一 FPGA芯片将所述低电平读FLASH选通信号转化为高电平读FLASH选通信号，读FLASH指令操作结束并获得N路缓存阵列雷达回波信号；否则所述低电平读FLASH选通信号一直为低，且CPU处理器将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号进行持续读取。
[0057]本发明的有益效果为:本发明的一种阵列雷达回波模拟器及其模拟方法不仅能够实时对阵列雷达回波信号进行接收和存储，而且还能够按需要实时回放阵列雷达回波信号。
【附图说明】
[0058]下面结合附图和【具体实施方式】对本发明作进一步详细说明。
[0059]图1为本发明的阵列雷达回波模拟器的整体结构示意图；
[0060]图2为本发明的阵列雷达回波模拟器的主机板结构示意图；
[0061]图3为本发明的阵列雷达回波模拟器的接口板实时接收阵列雷达回波信号的结构示意图；
[0062]图4为本发明的阵列雷达回波模拟器的接口板实时回放阵列雷达回波信号的结构示意图；
[0063]图5为本发明的阵列雷达回波模拟器的存储板结构示意图；
[0064]图6为本发明的阵列雷达回波回波模拟方法的步骤2流程图；
[0065]图7为本发明的阵列雷达回波回波模拟方法的步骤3流程图；
[0066]图8为本发明的阵列雷达回波回波模拟方法的步骤4流程图；
[0067]图9为使用本发明方法进行数据读取的流程图；
[0068]图10为使用本发明方法进行数据回放的流程图。
【具体实施方式】
[0069]在本发明描述中，除非另有明确的规定和限制，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或者一体地连接;可以是机械连接，也可以是电连接;可以是直接连接，也可以是通过中间媒介连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述语在本发明中的具体含义。
[0070]参照图1，为本发明的阵列雷达回波模拟器的整体结构示意图；在本发明的实施例中，所述阵列雷达回波模拟器包括:主机板、接口板和存储板;所述主机板与所述接口板连接;所述接口板与所述存储板连接。
[0071 ]所述主机板用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并依次发送至接口板，同时实时接收并存储接口板发送过来的阵列雷达回波信号。
[0072]所述接口板用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时获取阵列雷达回波信号；当所述接口板获取阵列雷达回波信号后，所述接口板将所述擦FLASH指令、写FLASH指令和读FLASH指令操作各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述阵列雷达回波信号转化为N路缓存阵列雷达回波信号，并将所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板;其中，N为大于I的自然数。
[0073]所述存储板用于实时接收并存储所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后根据所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次对所述N路缓存阵列雷达回波信号进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号发送至接口板，所述接口板实时接收所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号，且所述接口板实时接收并存储N路缓存阵列雷达回波信号。
[0074]所述接口板还用于实时接收所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至主机板;所述接口板还将对所述一路缓存阵列雷达回波信号进行缓存和提速，获得提速后的缓存阵列雷达回波信号，然后对所述提速后的缓存阵列雷达回波信号分别添加目标信号，并将添加目标信号的提速阵列雷达回波信号发送至外接设备进行阵列雷达回波信号的性能检测。
[0075]参照图2，为本发明的阵列雷达回波模拟器的主机板结构示意图；所述主机板用于给接口板发送擦FLASH指令、写FLASH指令或读FLASH指令，且实时接收并存储阵列雷达回波信号;本发明实施例中的主机板包括:CPU处理器、固态存储器和第一通信模块;所述CPU处理器分别与所述固态存储器和所述第一通信模块连接;所述固态存储器与所述第一通信模块连接。
[0076]所述CPU处理器，用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并控制第一通信模块依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，还用于实时控制第一通信模块接收接口板发送过来的阵列雷达回波信号。
[0077]所述第一通信模块，用于依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，并实时接收接口板发送过来的阵列雷达回波信号，并将所述阵列雷达回波信号发送至固态存储器中。
[0078]所述固态存储器，用于实时存储第一通信模块发送过来的阵列雷达回波信号。
[0079]本发明实施例中，所述主机板还包括电源管理模块，用于给阵列雷达回波模拟器提供数字电源和模拟电源;其中，数字电源分别给存储板和接口板供电；模拟电源用于给主机板供电。
[0080]参照图3，为本发明的阵列雷达回波模拟器的接口板实时接收阵列雷达回波信号的结构示意图；在本发明实施例中，接□板包括:第一FPGA芯片、第二通信模块、光纤收发器、DDR2缓存模块、第一数据处理模块;所述第一 FPGA芯片分别与所述第二通信模块、所述光纤收发器、所述DDR2缓存模块和第一数据处理模块连接;所述光纤收发器与所述DDR2缓存模块连接;所述DDR2缓存模块与所述第一数据处理模块连接。
[0081 ] 所述第一FPGA芯片，用于