依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时控制接口板内所有模块各自的工作时序，并将所述擦FLASH指令、写FLASH指令和读FLASH指令发送至第二通信模块；；本发明实施例选用EP4SGX230F1517芯片作为第一 FPGA芯片，该芯片的最高处理速度为500MB/S，且该芯片的外部传输端口为LVDS差分端口，最大传输时钟为400MHz。
[0082]所述第二通信模块用于接收所述擦FLASH指令、写FLASH指令和读FLASH指令并进行译码，然后将译码后的擦FLASH指令、译码后的写FLASH指令和译码后的读FLASH指令各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板。
[0083]所述光纤收发器，用于实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至所述DDR2缓存模块。
[0084]所述DDR2缓存模块用于实时缓存接收到的阵列雷达回波信号，并将缓存后的阵列雷达回波信号发送至第一数据处理模块。
[0085]所述第一数据处理模块，用于实时接收缓存后的阵列雷达回波信号，并将所述缓存后的阵列雷达回波信号转化为N路缓存阵列雷达回波信号，然后将所述N路缓存阵列雷达回波信号发送至存储板。
[0086]参照图4，为本发明的阵列雷达回波模拟器的接口板实时回放阵列雷达回波信号的结构示意图；所述接口板还包括:第一 FPGA芯片、光纤收发器、线性调频模块、DDR2缓存模块、第二通信模块、第二数据处理模块;所述第一 FPGA芯片分别与所述第二数据处理模块、第二通信模块、DDR2缓存模块、目标信号模块和光纤收发器连接;所述第二数据处理模块与所述第二通信模块连接;所述第二数据处理模块还与所述DDR2缓存模块连接;所述DDR2缓存模块与所述目标信号模块连接;所述目标信号模块与所述光纤收发器连接。
[0087]所述第一FPGA芯片，用于依次接收存储板发送过来的擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并实时控制接口板内所有模块各自的工作时序，并将所述N路缓存FLASH阵列雷达回波信号发送至第二数据处理模块;本发明实施例选用EP4SGX230F1517芯片作为第一 FPGA芯片，该芯片的最高处理速度为500MB/S，且该芯片的外部传输端口为LVDS差分端口，最大传输时钟为400MHz。
[0088]所述第二数据处理模块，用于实时接收所述N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，并将所述一路缓存阵列雷达回波信号分别发送至第二通信模块和DDR2缓存模块。所述第二通信模块用于将所述一路缓存阵列雷达回波信号实时发送至主机板。
[0089]所述DDR2缓存模块，用于实时接收并缓存所述一路缓存阵列雷达回波信号，并对所述一路缓存阵列雷达回波信号进行提速，获得提速后的缓存阵列雷达回波信号，然后将所述提速后的缓存阵列雷达回波信号发送至目标信号模块。
[0090]所述目标信号模块，用于实时获取目标信号，所述目标信号为线性调频信号、二相编码信号或步进频率脉冲信号，同时实时接收所述提速后的缓存阵列雷达回波信号，并对所述提速后的缓存阵列雷达回波信号添加目标信号，得到添加目标信号的阵列雷达回波信号后发送至光纤收发器。
[0091 ]所述光纤收发器，用于实时接收所述添加目标信号的阵列雷达回波信号，并实时发送至外接设备进行阵列雷达回波信号的性能检测。
[0092]参照图5，为本发明的阵列雷达回波模拟器的存储板结构示意图；所述存储板包括:第二 FPGA芯片、FLASH控制模块、FLASH阵列，所述第二FPGA芯片与所述FLASH控制模块连接;所述FLASH控制模块与所述FLASH阵列连接。
[0093]所述第二FPGA芯片，分别用于接收所述低电平擦FLASH选通信号、低电平写FLASH选通信号、低电平读FLASH选通信号和所述N路缓存阵列雷达回波信号，并通过FLASH控制模块对所述N路阵列雷达回波信号依次进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号发送至接口板。
[0094]具体地，本发明的实施例选用EP3SL150F1152芯片作为第二FPGA芯片，该芯片的最高处理速度为500MB/S，且该芯片的外部传输端口为LVDS差分端口，最大传输时钟为400MHz；
[0095]在本发明实施例中，FLASH阵列采用20组FLASH进行并联工作，并且每组FLASH采用3个片FLASH芯片进行串联工作，且选用MT29F256G08CJAAA芯片作为FLASH芯片，该芯片是MICRON公司的产品，属于NAND FLASH;每个FLASH芯片由两小片容量为16G Byte的芯片构成，每小片是由两个逻辑单元构成，每个逻辑单元由2个plane构成，每个plane又包含2048个块，每个块包含256个页，每页有8192个字节的存储空间和448个字节的空闲空间。
[0096]本发明的一种阵列雷达回波模拟方法，基于所述阵列雷达回波模拟器，所述阵列雷达回波模拟器包括主机板、接口板、存储板，所述主机板包括:CPU处理器、固态存储器和第一通信模块;所述接口板包括第一 FPGA芯片、光纤收发器、DDR2缓存模块、第二通信模块、目标信号模块、第一数据处理模块、第二数据处理模块;所述存储板包括:第二FPGA芯片、FLASH控制模块、FLASH阵列，所述阵列雷达回波模拟方法，包括以下步骤:
[0097]步骤I，光纤收发器实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至DDR2缓存模块依次进行缓存和降速，得到降速后的缓存阵列雷达信号。具体地，光纤收发器接收外部设备实时发送过来的阵列雷达回波信号，所述光纤收发器共10根光纤，每根光纤传输4路数据，总共40路数据；由于光纤的传输数据速率相比较FPGA较高，数据处理不便，所以通过DDR2缓存模块对光纤收发器实时接收到的阵列雷达回波信号依次进行缓存和降速。
[0098]步骤2，CPU处理器给第一FPGA芯片发送擦FLASH指令，第一FPGA芯片接收到擦FLASH指令后将对应擦FLASH高电平转化为低电平擦FLASH选通信号，并将所述低电平擦FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，获得擦FLASH完成指令。
[0099]参照图6，为本发明的阵列雷达回波回波模拟方法的步骤2流程图；第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，即第二FPGA芯片以每个FLASH芯片中包含的块为单位，对FLASH阵列中包含的所有块分别进行擦除操作，其子步骤为:
[0100]al, CPU处理器给第一 FPGA芯片发送擦FLASH指令；
[0101 ] a2，第一 FPGA芯片接收擦FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收擦FLASH指令并进行译码，第一 FPGA芯片将对应擦FLASH高电平转化为低电平擦FLASH选通信号，然后将所述低电平擦FLASH选通信号发送至第二FPGA芯片，用于通知第二 FPGA芯片做好擦除FLASH的准备。
[0102]a3，第二 FPGA芯片第一次使能CLE信号，CPU处理器的I/O 口发送擦除FLASH准备命令;第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送擦除FLASH确认命令;第二FPGA芯片通过FLASH控制模块对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作。
[0103]a4，第一 FPGA芯片等待接收第二 FPGA芯片发送过来的擦FLASH完成命令，即若接收到擦FLASH完成命令，则第一 FPGA芯片将所述低电平擦FLASH选通信号转化为高电平擦FLASH选通信号，即擦FLASH指令操作结束；否则擦FLASH选通信号一直为低，直到得到擦FLASH完成指令。
[0104]步骤3，CPU处理器给第一FPGA芯片发送写FLASH指令，第一FPGA芯片接收到写FLASH指令后将对应写FLASH高电平转化为低电平写FLASH选通信号，并将所述低电平写FLASH选通信号发送至第二 FPGA芯片；然后第一 FPGA芯片将所述降速后的缓存阵列雷达回波信号通过第一数据处理模块转化为N路缓存阵列雷达回波信号，并实时发送至第二FPGA芯片，第二 FPGA芯片根据所述低电平写FLASH选通信号和所述降速后的缓存阵列雷达回波信号，对FLASH阵列中包含的所有FLASH芯片分别进行写操作，获得写FLASH完成指令。
[0105]参照图7，为本发明的阵列雷达回波回波模拟方法的步骤3流程图；所述对FLASH阵列中包含的所有FLASH芯片分别进行写数据操作，包括:对FLASH阵列中包含的所有FLASH芯片分别进行写数据操作，即第二FPGA芯片以每个FLASH中包含的页为单位，对FLASH阵列中包含的所有页分别进行写数据操作，其具体子步骤为:
[0106]bl，CPU处理器给第一FPGA芯片发送写FLASH指令；其中，所述写FLASH指令包括全部写FLASH指令和部分写FLASH指令；
[0107]b2，第一 FPGA芯片接收写FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收写FLASH命令并进行译码，第一 FPGA芯片将对应全部写FLASH高电平或部分写FLASH高电平转化为低电平全部写FLASH选通信号或低电平部分写FLASH选通信号，然后将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号发送至第二 FPGA芯片，用于通知第二 FPGA芯片做好写FLASH的准备；
[0108]b3，第一 FPGA芯片控制DDR2缓存模块并从DDR2缓存器中读出所述降速后的缓存阵列雷达回波信号，然后发送至第二 FPGA芯片；
[0109]b4，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送写FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O 口发送地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O 口发送写FLASH确认命令;然后第二 FPGA芯片通过FLASH控制模块将第一 FPGA芯片实时发送过来的所述降速后的缓存阵列雷达回波信号写入FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区；
[0110]b5，第一FPGA芯片等待接收所述存储板实时发送过来的写FLASH完成命令，即若接收到写FLASH完成命令，则第一 FPGA芯片将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号转化为高电平全部写FLASH选通信号或高电平部分写FLASH选通信号，写FLASH数据操作结束；否则所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号一直为低，且所述CPU处理器将持续接收第一 FPGA芯片发送过来的所述降速后的缓存阵列雷达回波信号，直到得到写FLASH完成指令。
[0111]步骤4，CPU处理器通过第一通信模块给第一 FPGA芯片发送读FLASH指令，第一 FPGA芯片接收到读FLASH指令后将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二 FPGA芯片，第二 FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有