器件13的输入接口与数据缓冲模块相连，比较器8、过零比较电路I 9和过零比较电 路II 10通过FPGA器件13的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综 合数据处理模块相连，综合数据处理模块与FPGA器件13输出接口相连。
[0045] 所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转 换电路12控制端。
[0046] 所述数据缓冲模块包括D触发器I和D触发器II ;其中A/D转换电路12输出端与 D触发器I的输入端相连，D触发器I的输出端连接D触发器II的输入端，D触发器II的输 出端与综合数据处理模块输入端连接。
[0047] 所述8细分模块包括D触发器III、D触发器IV、数值比较器I、D触发器V、D触发 器VI、数值比较器II和计数器；其中3位电平信号依次缓存到D触发器III、D触发器IV ;数值 比较器I比较D触发器III、D触发器IV的缓存值输出2路电平信号到D触发器V ;2路电平 信号依次缓存到D触发器V和D触发器VI ;数值比较器II比较D触发器V和D触发器VI的 缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。
[0048] 所述综合数据处理模块包括D触发器VE、D触发器VDI、加法器I、加法器II、加法器 III、移位寄存器I、移位寄存器II、减法器和数据选择器；其中D触发器II的输出端与D触发 器W输入端连接，D触发器W输出端连接加法器I和加法器II输入端；加法器I输出端连 接减法器输入端，减法器输出端连接数据选择器输入端；加法器II输出端连接数据选择器 输入端；计数器输出端与D触发器VDI输入端连接，D触发器VDI输出端连接加法器III、移位寄 存器I输入端和数据选择器控制端；加法器III输出端连接移位寄存器II输入端，移位寄存 器II输出端连接减法器输入端；移位寄存器I输出端连接加法器II输入端。
[0049] 实施例2 :如图1-7所示，一种基于FPGA的光栅细分装置，包括输入信号1、差分放 大电路I 2、差分放大电路II 3、绝对值电路I 4、绝对值电路II 5、比较器I 6、模拟选择器 7、比较器II 8、过零比较电路I 9、过零比较电路II 10、跟随电路11、A/D转换电路12、FPGA 器件13 ;
[0050] 其中，FPGA器件13输出信号控制A/D转换电路12的时钟和片选端；
[0051] 输入信号1经过差分放大电路I 2、差分放大电路II 3后：经过过零比较电路I 9、 过零比较电路II 10生成2位电平信号；同时经过绝对值电路I 4、绝对值电路II 5得到绝对 值信号：绝对值信号经过比较器II 8得到1位电平信号，绝对值信号同时经过比较器I 6、 模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个 线性区间并对8个区间逐个进行精细分得到8位电平信号；
[0052] 3位电平信号、8位电平信号同时输入至FPGA器件13。
[0053] 实施例3 :如图1-7所示，一种基于FPGA的光栅细分装置，采用码盘线数为512,码 盘将其固定在电机的轴上，码盘相对读数头运动，主要用于高精度角度测量。此装置包括前 置信号处理电路和FPGA器件。前置信号处理电路主要包括差分放大电路、绝对值电路、比 较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。FPGA器件读取前置信号处理得 到的电平信号SIGNAL1、SIGNAL2、SIGNAL3和D0-D7。FPGA内部的片上可编程逻辑电路包括 A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。
[0054] 所述前置信号处理电路主要包括差分放大电路、绝对值电路、比较器、模拟选择 器、过零比较电路、跟随电路、A/D转换电路。其中的差分放大电路采用了差分放大电路 OPA2132对原始信号进行差分放大和滤波，该放大电路具有很高的宽带和转换速率，可满足 较高频率信号的要求。其中的绝对值电路采用运放OPA4132,该绝对值电路具有响应速度 快，信号失真小。其中的比较器和过零比较电路采用了低功耗比较器LM219和LM211，通过 正反馈引起微小滞回，加速比较器翻转速度，消除电平在跳变时干扰。比较器LM219和2个 过零比较电路构成8细分电路模块，当它们输出信号电平即SIGNAL1、SIGNAL2、SIGNAL3L按 100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距。当它 们输出信号电平按000-001-011-010-110-111-101-100-000顺序变化一次表示光栅反向 移动1/8个栅距。其中比较器LM211和模拟选择器AD7502构成多路选择作用，主要根据输 入信号I sin0 |、I eos0 I的幅度大小来决定其输出到下一级路端口。其中的跟随电路选 用OPA2132构成跟随电路，使输入阻抗高，输出阻抗低，增强信号驱动能力，跟随电路的输 出使用双二极管钳位，避免电压过高对后面A/D转换电路造成损害。其中A/D转换电路采 用高速模拟转换芯片TLV5510及相关匹配器件组成，该电路巧妙完成了对正、弦信号在1/8 周期内构造线性度很好的正余切函数转换和A/D幅值采样，避免了复杂且耗时的除法电路 完成精细分。A/D转换输出的数据很好地完成了 1/8个周期的精细分，其精细分数据为输出 数据D0-D7。
[0055] 所述的FPGA器件内部的片上可编程逻辑电路包括A/D控制模块、数据缓冲模块、8 细分模块、综合数据处理模块。其中的A/D控制模块通过输出接口与A/D转换电路控制端 相连，输出控制A/D芯片TLV5510的控制信号AD_CON。其中的数据缓冲模块以接收A/D芯 片TLV5510输出的数据D0-D7,缓冲并输出8位的数据AD_ANG至综合数据处理模块。其中 的 8 细分模块根据信号电平 SIGNAL1、SIGNAL2、SIGNAL3 按 100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距，进行加计数。8细分模块根据信号电平 SIGNAL1、SIGNAL2、SIGNAL3 按 000-001-011-010-110-111-101-100-000 顺序变化一次表示 光栅反向移动1/8个栅距，进行减计数。因为采用码盘线数为512时，则有512个光栅栅距。 8细分模块输出数据ANG_8最大值为512 X 8=4096,其二进制数据宽度为12位，故将数据宽 度取12位。其中的综合数据处理模块根据8细分模块输出数据ANG_8为奇数时，综合数据 处理模块输出数据纪犯_：0虹=(11'犯_8+1)￥256-1￡ 1_1(^1。综合数据处理模块根据8 细分模块输出数据ANG_8为偶数时，综合数据处理模块输出数据ANG_DAT=ANG_8 X 256+AD_ ANG。综合数据处理模块输出数据ANG_DAT的最大值对应二进制的数据宽度21位，故将数 据宽度取21位。因为采用码盘线数为512,又因为每个周期正弦信号细分倍数为2048,所 謂0 以转动角度的计算公式为胃，ANG_E)AT。 512x2048
[0056] 实施例4 :如图1-7所示，一种基于FPGA的光栅细分装置，采用光栅线数为50线对 /_的光栅尺，光栅尺固定在待测物上，读数头相对光栅尺运动，主要用于高精度长度测量。 此装置主要由前置信号处理电路和FPGA器件连接而成。前置信号处理电路主要包括差分 放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。FPGA 器件读取前置信号处理得到的电平信号SIGNAL1、SIGNAL2、SIGNAL3和D0-D7。FPGA内部的 片上可编程逻辑电路分别为A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。
[0057] 所述前置信号处理电路主要包括差分放大电路、绝对值电路、比较器、模拟选择 器、过零比较电路、跟随电路、A/D转换电路。其中的差分放大电路采用了差分放大电路 OPA2132对原始信号进行差分放大和滤波，该放大电路具有很高的宽带和转换速率，可满足 较高频率信号的要求。其中的绝对值电路采用运放OPA