专利名称：低漏泄电流源和有源电路的制作方法
技术领域：
本发明一般性地涉及电子电路，尤其涉及电流源和有源电路。
技术背景电流源被广泛用于为诸如放大器、缓冲器、振荡器等各种电路提供电流。电 流源可被用作偏置电路以提供偏置电流、用作有源负载以提供输出电流等。电流源 通常是在集成电路(IC)上制造成的，但也可用分立电路组件来实现。随着IC制造技术不断改善，晶体管的大小不断縮小。更小的晶体管大小使更 多的晶体管并由此使更复杂的电路能在ic管芯上制造，或者使更小的管芯能用于给定电路。更小的晶体管还支持更快的运行速度并提供其它益处。互补金属氧化物半导体(CMOS)技术被广泛用于数字电路和许多模拟电路。 在CMOS中縮小晶体管大小的主要问题是漏泄电流，它是在晶体管截止时穿过晶 体管的电流。更小的晶体管几何结构导致更高的电场(E场)，这对晶体管造成了 压力并导致氧化物击穿。为了减小E场，通常将较低的电源电压用于较小几何结 构的晶体管。然而，较低的电源电压也增加了晶体管的传播延迟，这对于高速电路 是不理想的。为了减小延迟和改善运行速度，晶体管的阈值电压(Vt)被降低。阈 值电压确定将晶体管导通的电压。然而，更低的阈值电压和更小的晶体管几何结构 导致更高的漏泄电流。随着CMOS技术縮得更小，漏泄电流更是一个问题。这是因为漏泄电流相对 于晶体管尺寸的减小以高的速率增大。漏泄电流会影响诸如锁相环(PLL)、振荡 器、数模转换器(DAC)等某些电路的性能。用于对抗漏泄电流的一些常用技术包括使用高阈值电压(高Vt)晶体管和/或 更大的晶体管尺寸(例如，更长的栅极长度)。高Vt晶体管会影响电路性能(例 如，较慢的速度)并且通常要求在IC制造工艺中有额外的掩模步骤。更大的尺寸 晶体管在对抗漏泄电流上效果不大，因为(l)漏泄电流与沟道长度的变化关系相对 较弱以及(2)对于可将沟道长度延伸多长有实际限制。因此，这两个方案对于某些电路是不够的。因此，本技术领域内需要一种具有低漏泄电流和良好性能的电流源。 发明内容这里描述了适用于各种电路块(例如，放大器、缓冲器、振荡器、DAC等) 的低漏泄电流源和有源电路。有源电路是具有至少一个晶体管的任何电路，而电流源是有源电路的一种类型。对于低漏泄电路，晶体管当在ON (导通)状态中被启 用时提供输出电流而当在OFF (截止)状态中被停用时呈现低漏泄电流。由于漏 泄电流是阈值电压的强函数，所以通过操纵该晶体管的栅极和源极上的电压以增大 该晶体管的阈值电压进而减小漏泄电流来实现低漏泄电流。在一个实施例中，电路包括可以为P沟道场效应晶体管(P-FET)或N沟道 场效应晶体管(N-FET)的第一、第二和第三晶体管。第一晶体管当被启用时提供 输出电流而当被停用时呈现低漏泄电流。第二晶体管耦合至该第一晶体管并启用或 停用该第一晶体管。第三晶体管与该第一晶体管串联耦合并将第一晶体管连接至预 定电压或从该预定电压隔离开，该预定电压可以是正电源电压、电路接地(circuit ground)、负电源电压、受控电压、或一些其它电压。该电路还可包括当该第一晶 体管被停用时向第一晶体管的源极提供参考电压的传输晶体管(pass transistor)。 在ON状态中，第一晶体管提供输出电流，且第二和第三晶体管不影响性能。在 OFF状态中，第二和第三晶体管被用于向第一晶体管提供合适电压以将其置于低 漏泄状态。第一、第二、和第三晶体管可被用于电流镜内的低漏泄电流源。在该情形中， 电流镜还包括第四和第五晶体管。第四晶体管被二极管式连接并接收来自电流源的 参考电流。第五晶体管与第四晶体管串联耦合。第一和第三晶体管与第四和第五晶 体管呈镜像，并且输出电流与参考电流相关。低漏泄电流源可被用作有源负载(例 如，用于放大器)、提供偏置电流的偏置电路等。该第一、第二、和第三晶体管还 可被用于放大器级。在该情形中，第一晶体管可作为提供信号增益的增益晶体管来 工作。以下更具体地描述了本发明的各方面和实施例。
当结合其中通篇相同标号相对应地标识相同部分的附图阅读以下阐述的具描述时，本发明的特征和实质将变得更加明显。 图l示出了一常规电流镜。图2示出了一 N-MOS低漏泄电流镜。图3A和3B分别示出了处于ON和OFF状态的图2的低漏泄电流镜。图4示出了一 P-MOS低漏泄电流镜。图5示出了另一 N-MOS低漏泄电流镜。图6示出了利用图2和图4中的低漏泄电流源的单级放大器。图7和8示出了利用图5中的低漏泄电流源的两个单级放大器。图9示出了利用低漏泄电路的双级放大器。图IO示出了具有低漏泄电路的PLL。具体描述措辞"示例性"在此被用来表示"用作示例、实例、或例示"。在此描述为 "示例性"的任何实施例或设计都无需被理解为优选或优于其它实施例或设计。这里描述的低漏泄电流源和有源电路可用具有可调节晶体管阈值电压的各种 技术来实现。 一些示例性技术包括P沟道金属氧化物半导体场效应晶体管 (MOSFET) 、 N沟道MOSFET等。为了简明起见，以下描述针对用FET实现的 电路，并进一步假定(l)集成电路的块体(bulk) /衬底/主体被连接至可以是电路接 地的低压电源(Vss) ， (2)N-FET的主体被连接至该低压电源，以及(3)P-FET的主 体被连接至高压电源(VDD)。同样为了简单起见，在以下的描述中低压电源是电 路接地。图1示出了常规N-MOS电流镜100的示意图。电流镜100包括N-FET 112 和122以及电流源114。 N-FET 112被二极管式连接(diode connected)且其源极 被耦合至电路接地，其栅极被耦合至其漏极，并且其漏极被耦合至电流源114。电 流源114提供了参考电流Iref。 N-FET 122将其源极耦合至电路接地，将其栅极耦 合至N-FET 112的栅极，而其漏极提供输出电流I。ut。在正常工作期间，N-FET 112的栅-源电压(Vgs)被设成使得来自电流源114 的电流Iw通过N-FET 112。相同的Vgs电压被施加在N-FET 122上，因为N-FET 112 和122的栅极被耦合在一起且它们的源极也被耦合在一起。如果N-FET 122与 N-FET 112等同，则由于对于这两个N-FET而言Vgs电压相同从而使N-FET 122 被强制提供相同的Iref电流。N-FET 122因此是与N-FET 112成镜像的电流源。N-FET 122还可被设计成提供与I^电流相关(而并不一定要相等)的输出电流。 来自N-FET 122的I。ut电流取决于流过N-FET 112的W电流以及N-FET 122的尺 寸(size)与N-FET 112的尺寸的比率。通过使电流源114崩溃(collapse)或转为关可将电流镜100转为关。当这发 生时，仅有漏泄电流流过N-FET 112和122，其中漏泄电流的量是由诸如这些N-FET 的阈值电压(Vt)、漏-源电压(Vds)以及栅-源电压(Vgs)等各种参数确定的。 对于某些应用，N-FET 122的漏泄电流可能过高，尤其是当晶体管尺寸縮小时。图2示出了 N-MOS低漏泄电流镜200的一个实施例的示意图。电流镜200包 括N沟道N-FET 210、 212、 220、 222及224和电流源214。 N-FET 210及212和 电流源214串联耦合。N-FET 210将其源极耦合到电路接地，将其栅极耦合到VDD 电源电压，并将其漏极耦合到N-FET 212的源极。N-FET 212被二极管式连接，且 将其栅极和漏极耦合在一起并耦合到提供参考电流Iref的电流源214。N-FET 220和222被串联耦合且构成一低漏泄电流源。N-FET将其源极耦合 到电路接地，使其栅极接收使能控制信号(Enb)，并使其漏极耦合到N-FET 222 的源极。N-FET 222使其栅极耦合到N-FET 212的栅极并使其漏极提供输出电流 I。ut。 N-FET 224使其源极耦合到N-FET 222的源极，使其栅极接收互补使能控制 信号(^)，并使其漏极耦合到N-FET 212和222的栅极。N-FET 210、 212、 220、以及222被耦合成使得流过N-FET 220和222的电流 与流过N-FET 210和212的电流成镜像。N-FET 210和220相对于N-FET 212和 222可在尺寸上进行定标。N-FET 222是提供I。ut电流的输出晶体管。N-FET 220 起将N-FET 222的源极连接至电路接地或从电路接地隔离开的开关的作用。N-FET 224是启用或停用N-FET 222的控制晶体管。电流镜200如下所述地工作。图3A示出了处于ON状态的低漏泄电流镜200，这也可被称为激活状态或一 些其它名称。在ON状态中，Enb信号处于逻辑高而iiS信号处于逻辑低。N-FET 210 总是导通，而N-FET 212的Vgs电压被设成使得来自电流源214的Iref电流流过 N-FET 212。 N-FET 220通过Enb信号的逻辑高被转为导通，而节点Nz上的电压 是由N-FET 220的Vds电压确定的，这对于开关而言通常较小，例如若干毫伏(mV)。 N-FET 224通过E^信号的逻辑低被转为截止。由于N-FET 212和222的栅极被耦 合在一起，所以在其上施加了相同的栅极电压(Vg) 。 N-FET 222被转为导通并提 供l。ut电流。该I。ut电流取决于(1)流过N-FET 210和212的Iref电流以及(2) N-FET 220 和222的尺寸与N-FET 210和212的尺寸的比率。在ON状态中，电流镜200作用类似于常规电流镜100，尽管由于N-FET210和220而具有较小的电阻退化(resistive degeneration)。图3B示出了处于OFF状态的低漏泄电流镜200，这也可被称为低漏泄状态或 一些其它名称。在OFF状态中，Enb信号处于逻辑低而信号处于逻辑高。N-FET 220通过Enb信号的逻辑低被截止，且将N-FET222的源极与电路接地隔离开来。 N-FET 224通过iS信号的逻辑高被导通，这导致N-FET 224的Vds电压为零或较 低。由于N-FET 224的漏极被耦合到N-FET 222的栅极并且这两个N-FET的源极 被耦合在一起，所以N-FET 222的Vgs电压等于N-FET 224的V&电压。由于为零 或较低的Vgs电压，所以只要N-FET 222的漏极电压充分高，N-FET 222就被截止。表l总结了对应于ON和OFF状态的控制信号的逻辑值、N-FET220、 222、 及224的状态、经过N-FET 222的电流、以及节点Nz上的电压。表l一电流镜200ON状态OFF状态Enb信号高低Enb信号低高N匿FET 220ONOFFN-FET 222ONOFFN隱FET 224OFFON经过N-FET 222的电流loutIleak节点Nz上的电压~ovON Vss在OFF状态中，通过诸多机制实现N-FET 222的低漏泄电流。首先，由于 N-FET 224导通所以N-FET 220的Vg电压为0或一较低值。其次，N-FET 222的 源极电压(Vs)被抬升至高于电路接地。这是通过使N-FET 220截止并隔离N-FET 222的源极从而导致节点Nz为高阻抗(高Z)节点来实现的。节点Nz上的电压随 后被二极管式连接的N-FET 212和切换为导通的N-FET 224抬升得更高并且约等 于切换为导通的N-FET 212的Vgs电压。N-FET 212的ON Vgs电压是由Iref电流以 及N-FET 212的尺寸所确定的。如果集成电路的块体/衬底被连到电路接地，则 N-FET 224的源极-块体电压(Vsb)通过抬升节点Nz上的电压被进一步增加。更 高的Vsb电压增大了 N-FET 222的阈值电压Vt，该阈值电压Vt随后降低了经过 N-FET 222的漏泄电流。阈值电压Vt是Vsb电压的函数并且可被表示为:Vt=V,。".(#/+Vsb—式(1)其中Z是取决于晶体管的电特性的参数； ^是费米(Fermi)势；以及V,。是Vst^0伏时的阈值电压。如果Vgs电压小于晶体管的ON电压，则漏泄电流随增大的Vds电压线性地增 大并在Vth电压增大时呈指数地减小。可通过使N-FET 222转为截止的Vgs电压、 尽可能小的V&电压、以及尽可能高的阈值电压来得到较小的漏泄电流。MOS晶 体管的漏极电流(Id)对Vgs电压的传递函数与公知的二极管的传递函数相似。对 于小于可能为数百毫伏的"拐点(knee)"电压的V^电压，MOS晶体管的漏极电 流较小。因此，可通过向N-FET222施加充分小的Vgs电压来实现低漏泄电流。漏 泄电流是阈值电压的强函数。因此，可通过操纵N-FET 222的栅极和源极电压以 增大阈值电压来实现低漏泄电流。另夕卜，N-FET 220的漏泄电流流过N-FET 224， 这呈现出比N-FET 222更低的阻抗路径。因此在OFF状态中低漏泄电流流过N-FET 222。N-FET 222的栅极电压可被设为确保在N-FET 222被转为截止时N-FET 222 的栅-漏电压(Vgd)不正向偏置的较低电压。这可通过在OFF状态中降低电流源 214的Iref电流从而随后降低N-FET 212的Vgs电压进而降低N-FET 222的栅极电 压来实现。例如，N-FET 212的Vgs电压可被降低到小于二极管电压降(例如，降 低至200到300mV)，这确保了即使在输出节点(Vout)上的电压降至OmV时， N-FET 222也不会被正向偏置。在该情况下又需要不同的偏置方案。评估了具有可比较的1。ut电流和晶体管尺寸的图1中常规电流镜100以及图2 中低漏泄电流镜200的示例性设计。电流镜100内N-FET 122的漏泄电流高达100 纳安培(nA)。相反，电流镜200内N-FET 222的漏泄电流近似为70皮安培(pA)。 因此图2中所示的低漏泄设计可显著减小漏泄电流的量(对于该示例性设计大于 1000倍)。低漏泄电流对于如下所述的许多低漏泄应用是极为需要的。图4示出了 P-MOS低漏泄电流镜400的一个实施例的示意图。电流镜400包 括P-FET410、 412、 420、 422、和424以及电流源414。 P-FET 410和412以及电 流源414被串联耦合。P-FET410使其源极耦合到VDD电源，使其栅极耦合到电路 接地，并使其漏极耦合到P-FET 412的源极。P-FET 412被二极管式连接且使其栅 极和漏极耦合在一起并耦合到提供参考电流Iref的电流源414。P-FET 420和422被串联耦合并构成低漏泄电流源。P-FET 420使其源极耦合 到VDD电源，使其栅极接收I^信号，并使其漏极耦合到P-FET422的源极。P-FET 422使其栅极耦合到P-FET 412的栅极并使其漏极提供输出电流I。ut。 P-FET 424使 其源极耦合到P-FET 422的源极，使其栅极接收Enb信号，以及使其漏极耦合到 P-FET 412和422的栅极。P-FET 410、 412、 420、以及422被耦合成使得流过P-FET 420和422的电流 与流过P-FET 410和412的电流成镜像。P-FET 422是提供I。ut电流的输出晶体管。 P-FET 420起将P-FET 422的源极连接至VDD电源或从其隔离开的开关的作用。 P-FET 424是启用或停用P-FET 422的控制晶体管。电流镜400如下所述地工作。在ON状态中，Enb信号处于逻辑高并且i^信号处于逻辑低。P-FET410总 是导通，并且P-FET 412的Vgs电压被设成使得来自电流源414的W电流通过P-FET 412。 P-FET 420通过^E信号的逻辑低被转为导通，而P-FET 424通过Enb信号 的逻辑高被转为截止。P-FET 422被转为导通并提供取决于Iref电流以及P-FET 420 和422的尺寸与P-FET 410和412的尺寸的比率的I。ut电流。在OFF状态中，P-FET 420通过iiS信号的逻辑高被转为截止，而P-FET 424 通过Enb信号的逻辑低被转为导通。P-FET 424的0值或低Vds电压将P-FET 422 转为截止。通过(l)将P-FET 420转为截止以在节点Nz上得到高阻抗以及(2)通过 P-FET 412和424使P-FET 422的源极电压变低来实现P-FET 422的低漏泄电流。 这导致P-FET 422的阈值电压Vt增大，从而降低了经过P-FET 422的漏泄电流。 另夕卜，P-FET 420的漏泄电流通过P-FET 424，这呈现出比P-FET 422更低的阻抗 路径。因此在OFF状态中低漏泄电流流过P-FET 422。图5示出了 N-MOS低漏泄电流镜500的另一实施例的示意图。电流镜500包 括N-FET 510、 512、 520、 522、 524和526以及电流源514。 N-FET 510和512以 及电流源514分别以与图2中N-FET 210和212以及电流源214相同的方式串联 耦合。N-FET 520和522也被串联耦合并构成低漏泄电流源。N-FET 524使其源极 耦合到电路接地，使其栅极接收^信号，并使其漏极耦合到N-FET 512和522 的栅极。N-FET 526使其源极耦合到N-FET 522的源极，使其栅极接收^S信号， 并使其漏极耦合到参考电压Vref。 N-FET 510总是导通。晶体管510、 512、 520、和522被耦合成使得流过N-FET 520和522的电流与 流过N-FET510和512的电流呈镜像。N-FET 522是提供I。ut电流的输出晶体管。 N-FET 520起将N-FET 522的源极连接至电路接地或从电路接地隔离开的开关的作用。N-FET 524是启用或停用N-FET 522的控制晶体管。N-FET 526是在被启用时 将Vref电压耦合到节点Nz的传输晶体管(pass transistor)。电流镜500如下所述 地工作。在ON状态中，N-FET 520被Enb信号上的逻辑高转为导通，而N-FET 524 和526两者都被I^信号上的逻辑低转为截止。N-FET 522被N-FET 512的栅极 电压转为导通并提供取决于Iref电流以及N-FET 520和522的尺寸与N-FET 510和 512的尺寸的比率的I。ut电流。在OFF状态中，N-FET被Enb信号上的逻辑低被转为截止，而N-FET 524和 526两者通过1^信号上的逻辑高转为导通。N-FET 524的0值或低Vds电压将 N-FET 522转为截止。通过(l)将N-FET 520转为截止以在节点Nz上得到高阻抗以 及(2)经由N-FET 526向N-FET 522的源极提供Vref电压来实现N-FET 522的低漏 泄电流。这增大了 N-FET 522的阈值电压，从而降低了经过N-FET 522的漏泄电 流。另夕卜，N-FET 520的漏泄电流流过N-FET 526,这呈现出比N-FET 522更低的 阻抗路径。对于电流镜500，在OFF状态中例如可通过缓冲N-FET 522的漏极上的V。ut 电压并将该经缓冲的电压用作随后经由N-FET 526提供给N-FET 522的源极的Vref 电压来实现N-FET 522的0V的Vds电压。如果未利用该反馈机制且V。ut电压未知， 则Vref电压可被设为VDD/2或设为N-FET 522的漏极上的预期电压。如以上所述的各种实施例所指示的，提供输出电流的输出晶体管(例如，N-FET 222、 422、或522)的低漏泄可通过(l)施加低、0、或反向偏置的Vgs电压以将输 出晶体管转为截止以及(2)使输出晶体管的源极远离电源电压(例如，Vdd或Vss) 并逼近V。ut电压来实现。该第二部分可通过用开关晶体管(例如，FET220、 420、 或520)来隔离输出晶体管的源极并操纵(例如，用FET224、 424、或526)该输 出晶体管的源极上的电压来实现。图6示出了利用图2和4中的低漏泄电流源的单级放大器600的一个实施例 的示意图。放大器600包括差分对640、 N-MOS负载电路200、以及P-MOS低漏 泄电流镜400。差分对640包括其源极耦合在一起且其栅极分别接收非反向输入信 号(Vin+)和反向输入信号(Vin-)的P-FET642和644。 P-MOS低漏泄电流镜被 如上针对图4所述地那样耦合。P-FET422的漏极耦合至P-FET642和644的源极 并为差分对640提供偏置电流Ibias。如上针对图2所述的那样耦合N-MOS负载电路200，尽管电流源214由i^信号所控制。N-FET 212的漏极耦合到P-FET 642的漏极并提供负载电流Ilc)adl。N-FET 222的漏极耦合至P-FET 644的漏极并提供负载电流Ibadl。负载电路200是差分对 640的有源负载。在将相同电压施加到P-FET 642和644的栅极的稳定状态下，流 过FET 642和212的I,。adl电流等于流过FET 644和222的1,。^电流，并且偏置电流等于两个负载电流的和(即，Ibia^Ib』+Ibad2)。放大器600工作如下。在ON状态中，Enb信号上的逻辑高将N-FET 220转为导通并将P-FET 424 转为截止，而E^信号上的逻辑低将P-FET 420转为导通并将N-FET 224转为截 止。电流源400被转为导通并为差分对640提供偏置电流。负载电路200也被转为 导通(尽管电流源214被转为截止)且起用于差分对640的有源负载的作用。差分 对640接收并放大差分输入信号(Vin+和Vin-)并提供输出信号(V。ut)。在OFF状态中，Enb信号上的逻辑低将N-FET 220转为截止并将P-FET 424 转为导通，而i^信号上的逻辑低将P-FET 420转为截止并将N-FET 224转为导 通。P-FET 422在P-FET 424被转为导通情况下由0值或低Vgs电压转为截止，并 且低漏泄电流流过P-FET 422。类似地，N-FET 222在N-FET 224被转为导通的情 况下由O值或低Vgs电压转为截止，并且低漏泄电流流过N-FET 222及由此流过放 大器600的输出。电流源214在负载电路200内被转为导通，为N-FET 220的漏 泄电流提供低阻抗路径，并抬升N-FET 222的栅极电压。图7示出了利用图5中低漏泄电流源的单级放大器700的另一实施例的示意 图。放大器700包括差分对740、 N-MOS低漏泄电流镜500、以及P-MOS负载电 路708。差分对740包括其源极耦合在一起且其栅极分别接收Vin+和Vin-输入信 号的N-FET 742和744。如以上针对图5所述的那样耦合N-MOS低漏泄电流镜500。 N-FET 522的漏极耦合到N-FET 742和744的源极并为差分对740提供偏置电流Ibias 0P-MOS负载电路708包括P-FET 710、 712、 720、 722、 724、和726以及电 流源714，它们分别以与电流镜500的N-FET 510、 512、 520、 522、 524、和526 以及电流源514相互补的方式耦合。P-FET 712提供偏压Vb^，它也可由其它电路 生成。负载电路708还包括分别以与P-FET 720、 722、和726相同的方式耦合的 P-FET 730、 732、和736。 P-FET 722的漏极耦合到N-FET 742的漏极并提供负载 电流Udi。P-FET 732的漏极耦合到N-FET 744的漏极并提供负载电流IlQad2。P-FET 722和732被偏压于三极管工作区中，且是差分对740的负载。负载电路708是差 分对740的有源负载。放大器700工作如下。在ON状态中，Enb信号上的逻辑高将N-FET 520转为导通并将P-FET 724、 726、和736转为截止，而^S信号上的逻辑低将P-FET 720和730转为导通并将 N-FET 524和526转为截止。电流源500被转为导通并为差分对740提供偏置电流。 负载电路708也被转为导通且起差分对740的有源负载的作用。差分对740接收并 放大差分输入信号(Vin+和Vin-)且提供差分输出信号(Vout+和Vout-)。
在OFF状态中，Enb信号上的逻辑低将N-FET 520转为截止并将P-FET 724、 726、和736转为导通，而iiS信号上的逻辑高将P-FET 720和730转为截止并将 N-FET 524和526转为导通。N-FET 522在N-FET 524被转为导通的情况下由0值 或低栅极电压转为截止。N-FET 526向N-FET 522的源极提供参考电压Vref2，这增 大了 N-FET 522的阈值电压并导致低漏泄电流流过N-FET 522。类似地，P-FET 722 和732在P-FET 724被转为导通的情况下由高栅极电压转为截止。P-FET 726和736 分别向P-FET 722和732的源极提供参考电压Vrefl，这增大了 P-FET 722和732的 阈值电压并导致低漏泄电流流过P-FET 722和732及由此流过放大器700的输出。
图8示出了利用折叠式共源共栅(folded cascade)拓扑结构的单级放大器800 的又一实施例的示意图。放大器800包括差分对840、传输P-FET 846a和846b、 P-MOS负载电路808、以及N-MOS负载电路848。差分对840包括其源极耦合在 一起且其栅极分别接收Vin+和Vin-输入信号的P-FET 842和844。 P-FET 838具有 耦合到VDD电源电压的源极、接收偏压VbiasQ的栅极以及耦合到P-FET 842和844 的源极的漏极。P-FET 838为差分对840提供偏置电流且可如图6所示地用电流镜 400来代替。P-FET 846a和846b起开关的作用，当被转为导通时将P-FET 842和 844的漏极分别耦合到N-FET 860和850的漏极。
负载电路808包括分别以与图7中的P-FET 720、 722、 724、 730、 732和736 相类似的方式耦合的P-FET 820、 822、 824、 830、 832和836。负载电路808还包 括P-FET 834，其源极耦合到VDD电源电压、其栅极接收Enb信号、而其漏极耦合 到P-FET 820和830的栅极。负载电路808起放大器800的输出级的有源负载的作 用。
负载电路848包括分别以与在负载电路808中P-FET 820、 822、 824、 830、 832、 834和836互补的方式耦合的N-FET 850、 852、 854、 860、 862、 864、和866。 N-FET 850和860的栅极具有偏压Vbiasl。 N-FET 852和862的栅极具有偏压Vbiasl。 负载电路848为放大器800的输出级提供偏置电流。放大器800工作如下。
在ON状态中，Enb信号上的逻辑高使P-FET 824、 834、和836转为截止，而iiS信号上的逻辑低使N-FET 854、 864、和866转为截止。负载电路808和 848两者都被转为导通并为放大器800提供输出电流。负载电路848向差分对 840呈现低阻抗而为放大器输出呈现高阻抗。
在OFF状态中，Enb信号上的逻辑低使P-FET 824、 834、和836转为导通， 而i^信号上的逻辑高将N-FET 854、 864、和866转为导通。P-FET 836向P-FET 832的源极提供参考电压Vrefl，这导致低漏泄电流流过P-FET 832。类似地，N-FET 866向N-FET862的源极提供参考电压V^2，这导致低漏泄电流流过N-FET 862。
图9示出了利用低漏泄电流源和有源电路的双级放大器900的一个实施例的 示意图。放大器900包括第一级902、输出级904以及负载电路906。第一级902 可用各种设计来实现，例如采用如图6所示的差分对640和电流镜200。输出级904 包括共源放大器938和用低漏泄电流源928实现的有源负载。
在负载电路906内，P-FET910和912以及电流源914被串联耦合，且分别以 与图4中的P-FET 410、 412和电流源414相同方式耦合。P-FET 920和922被串 联耦合并构成第一级902的负载电路。P-FET910、 912、 920和922也被耦合成使 得流过P-FET 920和922的平均电流与流过P-FET 910和912的电流相关。
负载电路928包括分别以与图8中的P-FET 824、 830和832相同方式耦合的 P-FET924、 930和932。负载电路928是输出级904的有源负载并且也是负载电路 卯6的一部分。
共源放大器938包括分别以与图8中的N-FET 854、 860、 862和866相同方 式耦合的N-FET954、 960、 962和966。 N-FET 962的栅极是输出级904的输入并 且被耦合到第一级902的输出。N-FET 926的漏极是输出级904的输出且被耦合到 负载电路928内N-FET 932的漏极。放大器900工作如下。
在ON状态中，Enb信号上的逻辑高使N-FET 960转为导通且使P-FET 924 转为截止，而^S信号上的逻辑低使P-FET 930转为导通且使N-FET 954转为截 止。负载电路928被转为导通并为共源放大器938提供偏置电流。共源放大器928 也被启用，接收并放大来自第一级卯2的输出信号(Vol)，以及为放大器900提 供输出信号(Vout)。
在OFF状态中，Enb信号上的逻辑低使N-FET 960转为截止且使P-FET 924 转为导通，而E^信号上的逻辑高使P-FET 930转为截止且使N-FET 954转为导 通。P-FET 932在P-FET 934被转为导通的情况下由0值或低Vgs电压转为截止， 负载电路928被转为截止，以及低漏泄电流流过P-FET 924。类似地，N-FET 962在N-FET 954被转为导通的情况下由0值或低Vgs电压转为截止，共源放大器938 被停用，以及低漏泄电流流过N-FET 962。 P-FET 932和N-FET 962向放大器900 的输出呈现低漏泄电流。对于图9中所示的实施例，仅输出级904在OFF状态中被停用。通过为P-FET 920的栅极提供巨^信号也可在OFF状态中将第一级902停用。一般而言，放大器可包括任意级数。为了在OFF状态中得到低漏泄电流，放 大器的输出级可将低漏泄电流源用于偏置电路(例如，如图6到8所示)和/或将 低漏泄电流源用于有源负载(例如，如图6到9所示)。输出级也可将低漏泄有源 电路用于该级的增益部分(例如，如图9所示)。这里所述的低漏泄电流源和有源电路可被用于诸如放大器(例如，如图6到9 所示)、单位增益缓冲器、电荷泵、有源环路滤波器、DAC、以及其它需要低漏 泄的电路块等各种电路块。低漏泄电流源和有源电路还可用于诸如PLL、自动增益 控制(AGC)、时间跟踪环路等各种应用。以下对用于示例性PLL的低漏泄电路 使用进行描述。图IO示出了适合用在各种终端应用(例如，无线通信)中的PLL 1000。压控 振荡器(VCO) 1050生成其频率由来自环路滤波器1040的VCO控制信号(例如， 电压)确定的振荡器信号。分频器1060将振荡器信号在频率上除以因子N，其中 N》1，并提供反馈信号。相频检测器1010接收参考信号和该反馈信号，比较这两个信号的相位，并提 供指示这两个信号之间所检测到的相位差或误差的检测器信号。例如，检测器1010 可提供指示该参考信号相对于该反馈信号是早还是迟的Early (早)和Late (迟) 数字信号。低漏泄电荷泵1020接收该检测器信号并生成由所检测到的相位差确定 (并与其相关)的电流信号。电荷泵1020可利用低漏泄电流源和/或低漏泄有源电 路以在被停用时提供低漏泄电流。调谐/校准电路1030可提供用以调谐VCO 1050、校准VCO 1050等的调节信 号(例如，电压)。该调节信号由低漏泄缓冲器1032缓冲并被提供给加法器1022。 加法器1022将来自电荷泵1020的电流信号与来自缓冲器1032的经缓冲的信号相 累加，并将经累加的信号提供给环路滤波器1040。环路滤波器1040对来自加法器 1022的信号进行滤波并提供VCO控制信号。加法器1022也可被放于环路滤波器 1040之后(而不是之前)，而来自缓冲器1032的信号可与来自环路滤波器1040 的信号相累加，以得到VCC)控制信号。VCO控制信号控制振荡器信号的频率。VCO控制信号上的任何噪声转变为振荡器信号上的相位噪声。低漏泄电路可被用于PLL 1000中以减少VCO控制信号 上的噪声和误差。在正常工作期间，环路滤波器1040可起作用，并且可使调整/ 校准电路1030和缓冲器1032停用。环路滤波器1040调节VCO控制信号，以将 反馈信号的相位锁定至参考信号的相位。 一旦PLL被锁定至参考信号，则来自电 荷泵1020的电流信号通常仅在每个时钟周期的一小部分上起作用。可在该电流信 号起作用的时间中启用电荷泵1020而在其它所有时间上将其停用。这导致在电荷 泵1020被停用时对环路滤波器1040进行低漏泄电流充电/放电。在正常工作期间， 缓冲器1032被停用并对加法器1022呈现低漏泄电流。由于漏泄电流干扰来自相频 检测器1010的信号，所以低漏泄导致更少的噪声。在调谐/校准过程中，电路1030 起作用并提供调节信号，而低漏泄缓冲器1032为该调节信号提供信号驱动。这里所述的低漏泄电流源和有源电路可以诸如C-MOS、 N-MOS、 P-MOS、双 极CMOS(Bi-CMOS)、砷化镓(GaAs)等各种IC工艺技术来实现。CMOS技术可 在同一管芯上制造N-FET和P-FET器件两者，而N-MOS和P-MOS技术可分别制 造N-FET禾nP-FET。低漏泄电流源和有源电路还可采用各种器件尺寸技术(例如， 0.13 mm、 90nm、 30nm等)来制造。这里所述的低漏泄电流源和有源电路随着IC 工艺技术尺度变得更小(即，更小的"特征"或器件长度)会更加有效和有益。低 漏泄电流源和有源电路还可被制造在诸如射频IC (RFIC)、数字IC、混合信号IC 等各种类型的IC上。对所公开的实施例的之前描述被提供用以使本领域的技术人员能够利用或使 用本发明。对于本领域的技术人员而言对这些实施例的各种修改将是显而易见的， 且这里所限定的一般性原理可适用于其它实施例而不会背离本发明的精神实质和 范围。因此，本发明无意被限于这里所示的实施例而应授予与在此所公开的原理和 新颖特征相一致的最宽的范围。
权利要求
1.一种集成电路，包括第一晶体管，用以在被启用时提供输出电流并在被停用时呈现低漏泄电流；第二晶体管，被耦合至所述第一晶体管且用以启用或停用所述第一晶体管；以及第三晶体管，与所述第一晶体管串联耦合并用以在所述第一晶体管被停用时将所述第一晶体管与预定电压隔离开。
2. 如权利要求l所述的集成电路，其特征在于，还包括 第四晶体管，被耦合成二极管式配置并用以接收参考电流；以及 第五晶体管，与所述第四晶体管串联耦合，其中所述第一、第三、第四和第五晶体管被耦合成电流镜，且所述第四和第五晶体管形成所述电流镜的第一路径而 所述第一和第三晶体管形成所述电流镜的第二路径，并且其中所述输出电流与所述 参考电流相关。
3. 如权利要求l所述的集成电路，其特征在于，所述第二晶体管被耦合至所 述第一晶体管的栅极和源极并且用以提供零或低栅-源电压以停用所述第一晶体 管。
4. 如权利要求l所述的集成电路，其特征在于，所述第二晶体管还用以在所 述第一晶体管被停用时操纵所述第一晶体管的源极电压。
5. 如权利要求l所述的集成电路，其特征在于，所述第二晶体管还用以在所 述第三晶体管被停用时为所述第三晶体管的漏泄电流提供低阻抗路径。
6. 如权利要求l所述的集成电路，其特征在于，所述第二晶体管被耦合至所 述第一晶体管的栅极并且用以提供能停用所述第一晶体管的栅极电压。
7. 如权利要求l所述的集成电路，其特征在于，还包括第四晶体管，被耦合至所述第一晶体管并且用以在所述第一晶体管被停用时 向所述第一晶体管的源极提供参考电压。
8. 如权利要求7所述的集成电路，其特征在于，所述参考电压为电源电压的一半。
9. 如权利要求7所述的集成电路，其特征在于，在所述第一晶体管被停用时所述参考电压为所述第一晶体管提供零或低漏-源电压。
10. 如权利要求1所述的集成电路，其特征在于，所述第一晶体管用以提供 信号增益。
11. 如权利要求1所述的集成电路，其特征在于，所述第一、第二、和第三晶体管是N沟道场效应晶体管。
12. 如权利要求1所述的集成电路，其特征在于，所述第一、第二、和第三 晶体管是P沟道场效应晶体管d
13. 如权利要求1所述的集成电路，其特征在于，所述第二晶体管由一控制 信号来启用或停用而所述第三晶体管由一互补的控制信号来启用或停用。
14. 一种器件，包括第一晶体管，用以在被启用时提供输出电流并在被停用时呈现低漏泄电流； 第二晶体管，被耦合至所述第一晶体管且用以启用或停用所述第一晶体管；以及第三晶体管，与所述第一晶体管串联耦合并用以在所述第一晶体管被停用时 将所述第一晶体管与预定电压隔离开。
15. 如权利要求14所述的器件，其特征在于，还包括 第四晶体管，被耦合成二极管式配置并用以接收参考电流；以及 第五晶体管，与所述第四晶体管串联耦合，其中所述第一、第三、第四和第五晶体管被耦合成电流镜，且所述第四和第五晶体管形成所述电流镜的第一路径而 所述第一和第三晶体管形成所述电流镜的第二路径，并且其中所述输出电流与所述 参考电流相关。
16. 如权利要求14所述的器件，其特征在于，还包括第四晶体管，被耦合至所述第一晶体管并且用以在所述第一晶体管被停用时 向所述第一晶体管的源极提供参考电压。
17. —种集成电路，包括第一晶体管，用以在被启用时提供输出电流并在被停用时呈现低漏泄电流； 第二晶体管，被耦合至所述第一晶体管且用以启用或停用所述第一晶体管；以及第三晶体管，与所述第一晶体管串联耦合并用以在所述第一晶体管被停用时 将所述第一晶体管与第一预定电压隔离开；以及增益晶体管，被耦合至所述第一晶体管并且用以接收来自所述第一晶体管的 所述输出电流，接收并放大输入信号，并提供输出信号。
18. 如权利要求17所述的集成电路，其特征在于，所述第一、第二、和第三 晶体管形成所述增益晶体管的偏置电路，并且其中所述输出电流是所述增益晶体管 的偏置电流。
19. 如权利要求17所述的集成电路，其特征在于，所述第一、第二、和第三 晶体管形成所述增益晶体管的有源负载，并且其中所述输出电流是所述增益晶体管 的负载电流。
20. 如权利要求19所述的集成电路，其特征在于，还包括 第四晶体管，被耦合至所述增益晶体管并且用以当所述第四晶体管被启用时为所述增益晶体管提供偏置电流而当被停用时呈现低漏泄电流；第五晶体管，被耦合至所述第四晶体管并且用以启用或停用所述第四晶体管；以及第六晶体管，与所述第四晶体管串联耦合并且用以在所述第四晶体管被停用 时将所述第四晶体管与第二预定电压隔离开。
21. 如权利要求19所述的集成电路，其特征在于，还包括 第四晶体管，被耦合至所述增益晶体管并且用以启用或停用所述增益晶体管；以及第五晶体管，与所述增益晶体管串联耦合并且用以在所述增益晶体管被停用 时将所述增益晶体管与第二预定电压隔离开，并且其中所述增益晶体管在被停用时 呈现低漏泄电流。
22. —种器件，包括第一晶体管，用以在被启用时提供输出电流并在被停用时呈现低漏泄电流；第二晶体管，被耦合至所述第一晶体管且用以启用或停用所述第一晶体管； 第三晶体管，与所述第一晶体管串联耦合并用以在所述第一晶体管被停用时将所述第一晶体管与第一预定电压隔离开；以及增益晶体管，被耦合至所述第一晶体管并且用以接收来自所述第一晶体管的 所述输出电流，接收并放大输入信号，并提供输出信号。
23. 如权利要求22所述的器件，其特征在于，还包括第四晶体管，被耦合至所述增益晶体管并且用以当所述第四晶体管被启用时 为所述增益晶体管提供偏置电流而当被停用时呈现低漏泄电流；第五晶体管，被耦合至所述第四晶体管并且用以启用或停用所述第四晶体管;以及第六晶体管，与所述第四晶体管串联耦合并且用以在所述第四晶体管被停用 时将所述第四晶体管与第二预定电压隔离开。
24. 如权利要求22所述的器件，其特征在于，还包括第四晶体管，被耦合至所述增益晶体管并且用以启用或停用所述增益晶体管；以及第五晶体管，与所述增益晶体管串联耦合并且用以在所述增益晶体管被停用 时将所述增益晶体管与第二预定电压隔离开，并且其中所述增益晶体管在被停用时 呈现低漏泄电流。
25. —种集成电路，包括电荷泵，用以当被启用时提供电流信号而在被停用时呈现低漏泄电流，所述电流信号指示参考信号与反馈信号之间的相位误差；以及环路滤波器，用以对所述电流信号进行滤波并提供经滤波的信号。
26. 如权利要求25所述的集成电路，其特征在于，还包括缓冲器，用以当被启用时接收并缓冲调节信号并当被停用时呈现低漏泄电流;以及加法器，被耦合至所述电荷泵和所述缓冲器并且用以接收所述电荷泵和所述 缓冲器的输出并将两者相加并且提供相加所得的信号。
全文摘要
低漏泄电路包括可以为P沟道或N沟道FET的第一、第二和第三晶体管。第一晶体管当被启用时提供输出电流而当被停用时呈现低漏泄电流。第二晶体管启用或停用该第一晶体管。第三晶体管将第一晶体管连接至预定电压(例如，V<sub>DD</sub>或V<sub>SS</sub>)或从该预定电压隔离开。该电路还可包括当第一晶体管被停用时向第一晶体管的源极提供参考电压的传输晶体管(pass transistor)。在ON状态中，第一晶体管提供输出电流，且第二和第三晶体管不影响性能。在OFF状态中，第二和第三晶体管被用于向第一晶体管提供合适电压以将其置于低漏泄状态。第一、第二、和第三晶体管可被用于电流镜、放大器级等内的低漏泄电流源。
文档编号G05F1/46GK101233466SQ200680027663
公开日2008年7月30日 申请日期2006年6月22日 优先权日2005年6月22日
发明者O·弗洛拉舒 申请人:高通股份有限公司