专利名称：内部电压发生器的制作方法
技术领域：
本发明的示例性实施例涉及半导体器件，且更具体地，涉及半导体器件的内部电 压发生器。
背景技术：
随着半导体器件向高速操作、低功率消耗以及超精细度发展，工作电压也进一步 降低。大多数半导体器件包括内部电压发生器，该内部电压发生器被配置为使用外部电源 电压来生成内部电压，使得半导体器件为其自身供应用于内部电路的操作的各种电压。在 设计这样的内部电压发生器时，主要问题为要将内部电压恒定地维持在所需电平。图1为常规的内部电压发生器的电路图。参照图1，内部电压发生器100包括被配置为产生与第一参考电压VREF_UP及第二 参考电压VREF_DN相对应的内部电压VINT的第一内部电压驱动单元110及第二内部电压 驱动单元120。第一参考电压VREF_UP及第二参考电压VREF_DN具有相等的电压电平，且对 应于内部电压VINT的目标电压电平。第一内部电压驱动单元110包括第一比较器112及上拉驱动器114。第一比较器 112被配置为比较第一参考电压VREF_UP与内部电压VINT的反馈电压，且上拉驱动器114 被配置为响应于从第一比较器112输出的第一驱动信号Vl而受到驱动。第一比较器112 被配置有电流镜类型的差动放大器，且上拉驱动器114被配置有PMOS晶体管，该PMOS晶体 管耦接于电源电压(VDD)端子与内部电压(VINT)端子之间并且具有接收从第一比较器112 输出的第一驱动信号Vl的栅极。第二内部电压驱动单元120包括第二比较器122及下拉驱动器124。第二比较器 122被配置为比较第二参考电压VREF_DN与内部电压VINT的反馈电压，且下拉驱动器IM 被配置为响应于从第二比较器122输出的第二驱动信号V2而受到驱动。第二比较器122被 配置有电流镜类型的差动放大器，且下拉驱动器1 被配置有NMOS晶体管，该NMOS晶体管 耦接于内部电压(VINT)端子与接地电压(VSQ端子之间且具有接收从第二比较器122输 出的第二驱动信号V2的栅极。当汇点电流(吸收电流，sink current) ISINK经由负载电路(未示出)流出时，内 部电压发生器100使得第一内部电压驱动单元110能够将内部电压(VINT)端子上拉(亦 即，充电)。另一方面，当输出电流IS0URCE自负载电路(未示出)流入时，内部电压发生器 100使得第二内部电压驱动单元120能够将内部电压(VINT)端子下拉(亦即，放电)。也 就是说，内部电压发生器100检测内部电压(VINT)端子的电压电平，且将目标电压维持在 恒定电平。
然而，具有上文所描述的配置的内部电压发生器具有以下问题。如上文所述，第一比较器112及第二比较器122被配置有差动放大器。在此差动 放大器中，制造过程中的工艺变化(process variation)可能引起偏移误差。在此情况下， 在上拉驱动器114与下拉驱动器IM之间可形成直流路径，如图1的箭头P所指示。例如， 当在内部电压必须维持在0. 65V的情况下第一比较器112及第二比较器122中出现偏移误 差时，第一内部电压驱动单元110的输出电压V0UT_UP可变为0. 66V，且第二内部电压驱动 单元120的输出电压V0UT_DN可变为0. 64V。因此，直流路径P可形成为使得电流从第一内 部电压驱动单元110的输出电压(V0UT_UP)端子流向第二内部电压驱动单元120的输出电 压(V0UT_DN)端子。在此情况下，第一内部电压驱动单元110从电源电压(VDD)端子连续 地输出充电电流，以便将内部电压发生器100的输出电压VINT调整为0. 66V。另一方面，第 二内部电压驱动单元120连续地将放电电流引至接地电压(VSQ端子，以便将内部电压发 生器100的输出电压VINT调整为0. 64V。因此，内部电压发生器100引起不必要的功率消耗ο为解决这些问题，将第二内部电压驱动单元120的第二参考电压VREF_DN设置为 高于第一内部电压驱动单元110的第一参考电压VREF_UP。一般地，将第二参考电压VREF_ DN设置为比第一参考电压VREF_UP高大约40mV。在此情况下，不会形成直流路径P，但可能形成死区(dead-zone)。如图2中所示， 死区是指内部电压发生器100的内部电压VINT随机分布于第一参考电压VREF_UP与第二 参考电压VREF_DN之间的区域。具体而言，当负载电流IS0URCE或ISINK为0时，内部电压 发生器100的内部电压VINT随机分布于死区内。若形成了死区，则内部电压VINT不以所期望的电压电平为目标。因此，使用内部 电压VINT的电路的速度及抖动(jitter)特性恶化，由此引起半导体器件的良率的降低。
发明内容
本发明的实施例针对在防止形成直流路径的同时防止形成死区的内部电压发生
ο根据本发明的实施例，内部电压发生器包括检测单元，被配置为与参考电压相比 较地检测内部电压的电平；第一驱动单元，被配置为响应于检测单元的输出信号来对内部 电压端子进行放电，经由该内部电压端子输出内部电压；电流检测单元，被配置为检测流经 第一驱动单元的放电电流；以及第二驱动单元，被配置为响应于该电流检测单元的输出信 号而对该内部电压端子进行充电。根据本发明的另一实施例，内部电压发生器包括比较单元，被配置为比较与内部 电压的目标电平相对应的参考电压和该内部电压的反馈电压；第一 NMOS晶体管，耦接于接 地电压端子与内部电压端子之间，具有接收该比较单元的输出信号的栅极，且被配置为对 该内部电压端子进行放电；第二 NMOS晶体管，耦接于接地电压端子与检测节点之间且具有 接收该比较单元的输出信号的栅极；第一电流源，被配置为将第一电流输出至该检测节点； 以及第三NMOS晶体管，耦接于该内部电压端子与电源电压端子之间，具有耦接至该检测节 点的栅极，且被配置为对该内部电压端子进行充电。根据本发明的又一实施例，内部电压发生器包括比较单元，被配置为比较与内部
5电压的目标电平相对应的参考电压和该内部电压的反馈电压；第一 NMOS晶体管，耦接于接 地电压端子与内部电压端子之间，具有接收该比较单元的输出信号的栅极，且被配置为对 该内部电压端子进行放电；第二 NMOS晶体管，耦接于该接地电压端子与第一检测节点之间 且具有接收该比较单元的输出信号的栅极；第一电流源，被配置为将第一电流输出至检测 节点；第三NMOS晶体管，耦接于该接地电压端子与第二检测节点之间且具有耦接至第一检 测节点的栅极；第二电流源，被配置为将第二电流输出至该第二检测节点；以及PMOS晶体 管，耦接于电源电压端子与该内部电压端子之间，具有耦接至第二检测节点的栅极，且被配 置为对该内部电压端子进行充电。
图1为常规的内部电压发生器的电路图。图2为图示根据图1的内部电压发生器中所生成的负载电流而进行的上拉/下拉 驱动操作的时序图。图3为根据本发明的第一实施例的内部电压发生器的电路图。图4为说明根据图3的内部电压发生器中所生成的负载电流而进行的上拉/下拉 驱动操作的时序图。图5为根据本发明的第二实施例的内部电压发生器的电路图。
具体实施例方式下文参照附图更详细地描述本发明的示例性实施例。然而，本发明可以被实施为 不同形式，且不应该被解释为限于此处所阐述的实施例。相反，提供这些实施例以使得本发 明透彻完整，且使本领域技术人员全面地了解本发明的范围。在整个公开中，相同的参考数 字在本发明的全部附图及实施例中指代相同的部分。图3为根据本发明的第一实施例的内部电压发生器的电路图。参照图3，内部电压发生器200包括比较单元210，该比较单元210被配置为比较 参考电压VREF与反馈内部电压VINT。参考电压VREF对应于内部电压的目标电压电平。比 较单元210被配置有电流镜类型的差动放大器。内部电压发生器200进一步包括下拉驱动单元220，该下拉驱动单元220被配置为 根据比较单元210的比较结果而受到驱动。下拉驱动单元220被配置有第一 NMOS晶体管， 该第一 NMOS晶体管耦接于接地电压(VSQ端子与内部电压(VINT)端子之间，且具有接收 从比较单元210输出的第一驱动信号VlG的栅极。在下文中，将该第一 NMOS晶体管称为下 拉NMOS晶体管220。当负载电流IS0URCE从负载电路流入时，下拉NMOS晶体管220响应于 从比较单元210输出的第一驱动信号VlG而导通，使得内部电压(VINT)端子被下拉。内部电压发生器200进一步包括电流检测单元230，该电流检测单元230被配置为 检测流经下拉NMOS晶体管220的放电电流IPULL_DN，且基于检测结果来控制上拉驱动单元 240的操作，稍后将描述该上拉驱动单元MO的操作。电流检测单元230被配置为对流经下拉NMOS晶体管220的放电电流IPULL_DN进 行镜像(mirror)。电流检测单元230被配置有第二 NMOS晶体管232，该第二 NMOS晶体管 232耦接于接地电压(VSQ端子与检测节点m之间，且具有接收从比较单元210输出的第一驱动信号VlG的栅极。第二 NMOS晶体管232具有比下拉NMOS晶体管220更低的阈值电 压。随着从比较单元210输出的第一驱动信号VlG的电压电平逐渐减小，下拉NMOS晶体管 220比第二 NMOS晶体管232更早地关断，且第二 NMOS晶体管232接着在预设时间段过去后 关断。在第二 NMOS晶体管232关断时，下拉NMOS晶体管220完全关断。此外，电流检测单元230进一步包括第一电流源234，该第一电流源234被配置为 将第一电流输出至第一检测节点W。由第一电流源234输出的第一电流根据第二 NMOS晶 体管232是否被驱动来确定是否驱动上拉驱动单元M0。当下拉NMOS晶体管220完全关断(亦即，放电电流IPULL_DN为‘0’)时，电流检 测单元230激活用于驱动上拉驱动单元MO的第二驱动信号V2G。电流检测单元230进一步包括上拉驱动单元M0，该上拉驱动单元240被配置为由 电流检测单元230输出的第二驱动信号V2G驱动。上拉驱动单元240被配置有第三NMOS晶 体管，该第三NMOS晶体管耦接于电源电压(VDD)端子与内部电压(VINT)端子之间，且具有 耦接至检测节点W的栅极。第三NMOS晶体管将内部电压(VINT)端子上拉。在下文中，将 该第三NMOS晶体管称为上拉NMOS晶体管M0。当负载电流ISINK放电时，上拉NMOS晶体 管MO响应于从电流检测单元230输出的第二驱动信号V2G而导通，且将充电电流IPULL_ UP供应给内部电压(VINT)电流。下文参照图4详细地描述根据本发明的第一实施例的具有上文所描述的配置的 内部电压发生器的操作。为了便于说明，假定下拉NMOS晶体管220的阈值电压为0. 5V，第二 NMOS晶体管 232的阈值电压为0. 4V，以及内部电压VINT的目标电压电平为0. 6V。此外，在以下描述中， 作为实例，当作为比较结果内部电压VINT的电压电平维持0. 6V的目标电压电平时，比较单 元210将第一驱动信号VlG维持在0. 45V。注意，此处描述的电压电平可以不同于实际实验值。图4为说明根据图3的内部电压发生器中生成的负载电流而进行的上拉/下拉驱 动操作的时序图。参照图4，在负载电流IS0URCE流入的区段A中，比较单元210比较反馈的内部电 压VINT的电压电平与参考电压VREF的电压电平，且检测到反馈的内部电压VINT的电压电 平高于参考电压VREF的电压电平。例如，当负载电流IS0URCE流入时，内部电压VINT的电 压电平从0. 6V增加至0. 61V。因此，比较单元210输出第一电压电平(例如，0. 5V)的第一 驱动信号V1G。下拉NMOS晶体管220响应于从比较单元210输出的第一电压电平的第一驱动信 号VlG而导通。与负载电流IS0URCE相对应的放电电流IPULL_DN被下拉匪OS晶体管220弓丨至接 地电压(VSS)端子，且0. 61V的内部电压VINT被逐渐调整为0. 60V的参考电压VREF。同时，电流检测单元230检测流经下拉NMOS晶体管220的放电电流IPULL_DN，且 控制上拉NMOS晶体管240不导通。具体而言，响应于从比较单元210输出的第一电压电平 (0. 5V)的第一驱动信号V1G，第二 NMOS晶体管232与下拉NMOS晶体管220 —起导通。因 为由第一电流源234输出的第一电流被引至接地电压(VSQ端子，所以第一检测节点m的 电压电平降低。因此，输出逻辑低电平的第二驱动信号V2G。
然后，当0. 61V的内部电压VINT根据下拉NMOS晶体管220的下拉驱动操作而达 到0. 6V的参考电压VREF时，比较单元210将第一驱动信号VlG的电压电平维持在0. 45V。 因此，下拉NMOS晶体管220关断，使得下拉驱动操作停止。第二 NMOS晶体管232被保持在 导通状态，以使得由第一电流源234输出的第一电流被引至接地电压(VSS)端子。也就是 说，比较单元210输出的第一驱动信号VlG的电压电平(例如，0.45V)的变动范围是从下 拉NMOS晶体管220的阈值电压到第二 NMOS晶体管232的阈值电压，使得下拉NMOS晶体管 220和上拉NMOS晶体管MO的驱动操作都停止。接下来，在负载电流ISINK流出的区段B中，比较单元210检测到反馈的内部电 压VINT低于参考电压VREF。例如，随着负载电流ISINK流出，内部电压VINT的电压电平 从0.6V减小至0.59V。因此，比较单元210输出的第一驱动信号VlG的电压电平(例如， 0. 38V)低于第二 NMOS晶体管232的阈值电压。第二 NMOS晶体管232关断，且根据由第一电流源234输出的第一电流将逻辑高电 平的第二驱动信号V2G供给上拉NMOS晶体管240的栅极。当逻辑高电平的第二驱动信号V2G被供给上拉NMOS晶体管MO的栅极时，上拉 NMOS晶体管240导通，且充电电流IPULL_UP被供给内部电压(VINT)端子。由于在上拉 NMOS晶体管240被上拉时下拉NMOS晶体管220已完全关断，所以不会形成直流路径。然后，当0. 59V的内部电压VINT根据上拉NMOS晶体管MO的上拉驱动操作达到 0. 6V的参考电压VREF时，比较单元210输出具有0. 45V的电压电平的第一驱动信号V1G。 因此，仅第二 NMOS晶体管232导通，使得由第一电流源234输出的第一电流被引至接地电 压(VSQ端子。第二驱动信号V2G转变为逻辑低电平，且上拉NMOS晶体管240关断。因此， 上拉驱动操作停止。在此状态下，如上文所描述，比较单元210输出的第一驱动信号VlG的 电压电平(例如，0. 45V)的变动范围是从下拉NMOS晶体管220的阈值电压到第二 NMOS晶 体管232的阈值电压，使得下拉NMOS晶体管220和上拉NMOS晶体管MO的驱动操作都停 止。图5为根据本发明的第二实施例的内部电压发生器的电路图。与第一实施例相比，第二实施例的上拉驱动单元被配置有PMOS晶体管。在以下描 述中，在第一实施例及第二实施例中使用相同的参考数字指代相同的部件，且使用不同的 参考数字指代不同的部件。为便于说明，省略了对第二实施例的具有与第一实施例的部件 相同配置的部件的描述。参照图5，内部电压发生器400包括驱动控制单元410，该驱动控制单元410被配 置为根据来自电流检测单元230的第二驱动信号V2G的逻辑电平来激活第三驱动信号V3G。 驱动控制单元410包括第四NMOS晶体管412及第二电流源414。第四NMOS晶体管412耦 接于接地电压(VSQ端子与第二检测节点N2之间，且具有耦接至电流检测单元230的第一 检测节点W的栅极。第二电流源414被配置为将第二电流输出至第二检测节点N2。由第 二电流源414输出的第二电流根据第四NMOS晶体管412是否被驱动来确定是否驱动上拉 PMOS晶体管420，稍后描述该上拉PMOS晶体管420。仅在下拉NMOS晶体管220完全关断(亦即，作为电流检测单元230的检测结果， 流经下拉NMOS晶体管220的放电电流IPULL_DN为0)时，驱动控制单元410激活用于驱动 上拉PMOS晶体管420的第三驱动信号V3G。
内部电压发生器400进一步包括上拉PMOS晶体管420，该上拉PMOS晶体管420被 配置为根据由驱动控制单元410输出的第三驱动信号V3G而受到驱动。上拉PMOS晶体管 420耦接于电源电压(VDD)端子与内部电压(VINT)端子之间，具有耦接至第二检测节点N2 的栅极，且被配置为对内部电压(VINT)端子进行充电。下文参照图5详细地描述根据本发明的第二实施例的具有上文所描述的配置的 内部电压发生器的操作。为了便于说明，如同第一实施例，假定下拉NMOS晶体管220的阈值电压为0.5V，第 二匪OS晶体管232的阈值电压为0. 4V，且内部电压VINT的目标电压电平为0. 6V。此夕卜， 在以下描述中，作为实例，当作为比较结果内部电压VINT的电压电平维持0. 6V的目标电压 电平时，比较单元210维持0. 45V的第一驱动信号V1G。注意，此处描述的电压电平可以是 不同的。首先，下文描述负载电流IS0URCE流入的情况。在此情况下，比较单元210比较反馈的内部电压VINT的电压电平与参考电压VREF 的电压电平，且作为比较结果，检测到反馈的内部电压VINT的电压电平高于参考电压VREF 的电压电平。例如，随着负载电流IS0URCE流入，内部电压VINT的电压电平从0. 6V增加至 0.61V。因此，比较单元210输出第一电压电平(例如，0.5V)的第一驱动信号V1G。下拉NMOS晶体管220响应于从比较单元210输出的第一电压电平的第一驱动信 号VlG而导通。与负载电流IS0URCE相对应的放电电流IPULL_DN被下拉晶体管220引至接地电 压(VSS)端子。因此，0. 61V的内部电压VINT逐渐被调整为0. 60V的参考电压VREF。电流检测单元230检测流经下拉NMOS晶体管220的放电电流IPULL_DN，且输出 逻辑低电平的第二驱动信号V2G。具体而言，响应于从比较单元210输出的第一电压电平 (0. 5V)的第一驱动信号V1G，第二 NMOS晶体管232与下拉NMOS晶体管220 —起导通。因 为由第一电流源234输出的第一电流被引至接地电压(VSQ端子，所以第一检测节点m的 电压电平降低。因此，输出逻辑低电平的第二驱动信号V2G。然后，驱动控制单元410接收从电流检测单元230输出的逻辑低电平的第二驱动 信号V2G，且将逻辑高电平的第三驱动信号V3G输出给上拉PMOS晶体管420。换句话说，第 四NMOS晶体管412响应于从电流检测单元230输出的逻辑低电平的第二驱动信号V2G而 关断。逻辑高电平的第三驱动信号V3G通过由第二电流源414输出的第二电流被供给上拉 PMOS晶体管420的栅极。上拉PMOS晶体管420根据由驱动控制单元410输出的逻辑高电平的第三驱动信 号V3G而保持关断。因此，在下拉NMOS晶体管220将内部电压(VINT)端子下拉的同时，上拉PMOS晶 体管420不执行上拉驱动操作。当0. 61V的内部电压VINT根据下拉NMOS晶体管220的下拉驱动操作而达到0. 6V 的参考电压VREF时，比较单元210将第一驱动信号VlG的电压电平维持在0. 45V。因此，下 拉NMOS晶体管220关断，以使得下拉驱动操作停止。第二 NMOS晶体管232保持导通，以使 得由第一电流源234输出的第一电流被引至接地电压(VSQ端子。也就是说，比较单元210 输出的第一驱动信号VlG的电压电平(例如，0.45V)的变动范围是从下拉NMOS晶体管220的阈值电压到第二 NMOS晶体管232的阈值电压，使得下拉NMOS晶体管220和上拉PMOS晶 体管420的驱动操作都停止。接下来，描述负载电流ISINK流出的状况。在此情况下，比较单元210检测到反馈的内部电压VINT低于参考电压VREF。例 如，随着负载电流ISINK流出，内部电压VINT的电压电平从0. 6V减小至0. 59V。因此，比 较单元210输出的第一驱动信号VlG的电压电平(例如，0. 38V)低于第二 NMOS晶体管232 的阈值电压。第二 NMOS晶体管232关断，且逻辑高电平的第二驱动信号V2G通过由第一电流源 234输出的第一电流被供给第四NMOS晶体管412的栅极。在逻辑高电平的第二驱动信号V2G被供给第四NMOS晶体管412的栅极时，由第二 电流源414输出的第二电流流入至接地电压(VSQ端子。因此，逻辑低电平的第三驱动信 号V3G被供给上拉PMOS晶体管420的栅极。因此，上拉PMOS晶体管420导通以对内部电压(VINT)端子进行充电。因为在上 拉PMOS晶体管420被上拉时下拉NMOS晶体管220已完全关断，所以不会形成直流路径。然后，当0. 59V的内部电压VINT由于上拉PMOS晶体管420的上拉驱动操作而达到 0. 6V的参考电压VREF时，比较单元210输出具有0. 45V的电压电平的第一驱动信号V1G。 因此，仅第二 NMOS晶体管232导通，使得由第一电流源234输出的第一电流流入接地电压 (VSS)端子。第二驱动信号V2G转变为逻辑低电平，且第四NMOS晶体管412关断。因此，逻 辑高电平的第三驱动信号V3G通过由第二电流源414输出的第二电流被供给上拉PMOS晶 体管420的栅极。上拉PMOS晶体管420响应于被供给的逻辑高电平的第三驱动信号V3G 而关断。因此，上拉驱动操作停止。在此状态下，如上文所描述，下拉NMOS晶体管220及上 拉PMOS晶体管420的驱动操作皆停止。根据本发明的示例性实施例，使用单个比较单元来分别驱动下拉驱动单元及上拉 驱动单元。因此，在防止由偏移误差引起的直流路径形成的同时，死区被最小化，由此将内 部电压VINT维持在恒定电压电平。因此，最小化了不必要的功率消耗。此外，内部电压以目标电压电平为目标，而不存在死区。因此，内部电压维持在恒 定电压电平，而与负载电流无关。因此，内部电压发生器的操作可靠性得以改进。虽然已针对具体实施例描述了本发明，但本领域技术人员应当清楚，可在不脱离 由所附权利要求限定的本发明的精神及范围的情况下进行各种改变及修改。尽管描述了根据本发明的示例性实施例的内部电压发生器根据下拉驱动单元是 否被驱动来确定是否驱动上拉驱动单元，但本发明不限于此。例如，内部电压发生器可被配 置为根据上拉驱动单元是否被驱动来确定是否驱动下拉驱动单元。
权利要求
1.一种内部电压发生器，包括检测单元，被配置为与参考电压相比较地检测内部电压的电平； 第一驱动单元，被配置为响应于所述检测单元的输出信号来对内部电压端子进行放 电，经由所述内部电压端子输出所述内部电压；电流检测单元，被配置为检测流经所述第一驱动单元的放电电流；以及 第二驱动单元，被配置为响应于所述电流检测单元的输出信号来对所述内部电压端子 进行充电。
2.如权利要求1所述的内部电压发生器，其中，所述检测单元包括比较单元，所述比较 单元被配置为比较与所述内部电压的目标电平相对应的所述参考电压和所述内部电压的 反馈电压。
3.如权利要求1所述的内部电压发生器，其中，所述电流检测单元被配置为对流经所 述第一驱动单元的所述放电电流进行镜像并且控制所述第二驱动单元。
4.如权利要求3所述的内部电压发生器，其中，所述电流检测单元被配置为根据流经 所述第一驱动单元的所述放电电流来调整所述电流检测单元的所述输出信号的电压电平。
5.如权利要求2所述的内部电压发生器，其中，所述第一驱动单元包括第一 NMOS晶体管，耦接于接地电压端子与所述内部电压端子之间，并且具有接收所述 比较单元的输出信号的栅极。
6.如权利要求5所述的内部电压发生器，其中，所述电流检测单元包括第二 NMOS晶体管，耦接于所述接地电压端子与检测节点之间，且具有接收所述比较单 元的输出信号的栅极；以及第一电流源，被配置为将第一电流输出至所述检测节点。
7.如权利要求6所述的内部电压发生器，其中，所述第二NMOS晶体管的阈值电压低于 所述第一 NMOS晶体管的阈值电压。
8.如权利要求5所述的内部电压发生器，其中，所述电流检测单元包括第二 NMOS晶体管，耦接于所述接地电压端子与第一检测节点之间，且具有接收所述比 较单元的输出信号的栅极；第一电流源，被配置为将第一电流输出至所述第一检测节点； 第三NMOS晶体管，耦接于所述接地电压端子与第二检测节点之间，且具有耦接至所述 第一检测节点的栅极；以及第二电流源，被配置为将第二电流输出至所述第二检测节点。
9.如权利要求8所述的内部电压发生器，其中，所述第二NMOS晶体管的阈值电压低于 所述第一 NMOS晶体管的阈值电压。
10.如权利要求1所述的内部电压发生器，其中，所述第二驱动单元被配置为响应于由 所述电流检测单元检测到流经所述第一驱动单元的零放电电流来对所述内部电压端子进 行充电。
11.一种内部电压发生器，包括比较单元，被配置为比较与内部电压的目标电平相对应的参考电压和所述内部电压的 反馈电压；第一 NMOS晶体管，耦接于接地电压端子与内部电压端子之间，具有接收所述比较单元的输出信号的栅极，且被配置为对所述内部电压端子进行放电；第二 NMOS晶体管，耦接于所述接地电压端子与检测节点之间，且具有接收所述比较单 元的所述输出信号的栅极；第一电流源，被配置为将第一电流输出至所述检测节点；以及 第三NMOS晶体管，耦接于所述内部电压端子与电源电压端子之间，具有耦接至所述检 测节点的栅极，且被配置为对所述内部电压端子进行充电。
12.如权利要求11所述的内部电压发生器，其中，所述第二NMOS晶体管的阈值电压低 于所述第一 NMOS晶体管的阈值电压。
13.一种内部电压发生器，包括比较单元，被配置为比较与内部电压的目标电平相对应的参考电压和所述内部电压的 反馈电压；第一 NMOS晶体管，耦接于接地电压端子与内部电压端子之间，具有接收所述比较单元 的输出信号的栅极，且被配置为对所述内部电压端子进行放电；第二 NMOS晶体管，耦接于所述接地电压端子与第一检测节点之间，且具有接收所述比 较单元的所述输出信号的栅极；第一电流源，被配置为将第一电流输出至所述检测节点；第三NMOS晶体管，耦接于所述接地电压端子与第二检测节点之间，且具有耦接至所述 第一检测节点的栅极；第二电流源，被配置为将第二电流输出至所述第二检测节点；以及 PMOS晶体管，耦接于电源电压端子与所述内部电压端子之间，具有耦接至所述第二检 测节点的栅极，且被配置为对所述内部电压端子进行充电。
14.如权利要求13所述的内部电压发生器，其中，所述第二NMOS晶体管的阈值电压低 于所述第一 NMOS晶体管的阈值电压。
全文摘要
一种内部电压发生器，包括检测单元，被配置为与参考电压相比较地检测内部电压的电平；第一驱动单元，被配置为响应于检测单元的输出信号来对内部电压端子进行放电，经由该内部电压端子输出内部电压；电流检测单元，被配置为检测流经该第一驱动单元的放电电流；以及第二驱动单元，被配置为响应于电流检测单元的输出信号来对内部电压端子进行充电。
文档编号G05F1/56GK102096433SQ201010188979
公开日2011年6月15日 申请日期2010年5月25日 优先权日2009年12月14日
发明者宋泽相, 权大汉, 李骏宇 申请人:海力士半导体有限公司