专利名称：Cmos带隙基准电压产生电路的制作方法
技术领域：
本发明属于微电子学和固体电子学技术领域，涉及集成电路的电压基准源电路， 尤其涉及一种CMOS带隙基准电压产生电路。
背景技术：
基准电压源是模拟电路设计广泛采用的一个关键模块.可提供高精度和高稳定 度基准量电源。该基准电压源与电源、工艺参数和温度相关性很小，但产生的基准电压精 度、温度稳定性和抗噪声干扰能力直接影响整个电路系统的精度和性能。因此，设计高性能 基准电压源具有主要意义。1971年Robert Widla提出带隙基准电压源以来，相对其他类型的基准电压源而 言，带隙基准电压源以其低温度系数、低电源电压，可与规则CMOS工艺相兼容的特性，广泛 运用于集成电路翻。现以带隙基准电压源的产生原理为基础，提出了一种具有良好自启动 和低功耗特征的CMOS带隙基准电压源。该带隙基准电压源用于BLVDS总线收发器电路，主 要为BLVDS总线驱动器、接收器提供所需的1. 2V偏置电压。请参考图1，图1为现有的带隙基准电压产生电路，从图上可以看出，带隙基准电 压产生电路包括若干个电阻R0、Rla、Rib、R2a、R2b，R3，场效应管Ml、M2、M3，，三极管Q1、 Q2，和一个运算放大器组成，用于产生一个与温度和电源无关的基准电压输出；其中，场效 应管Ml、M2和M3组成电流镜；Ml的源极、M2的源极和M3的源极相连，Ml的栅极、M2的栅 极和M3的栅极相连，电阻Rla和Rlb串联，两端分别和场效应管Ml的漏极、三极管Ql的集 电极相连；电阻R2a和R2b串联，两端分别和场效应管M2的漏极、三极管Q2的集电极相连； 电阻R 0两端分别和场效应管M2的漏极、三极管Q2的发射极相连；电阻R3 —端连接场效 应管M3的漏极，另一端接地；运算放大器的正极输入端连接于电阻Rla和电阻Rlb之间，运 算放大器的负极输入端连接于电阻R2a和电阻R2b之间，运算放大器的输出端连接场效应 管M1、M2、M3的栅极；三极管Q1、Q2的基极、集电极均接地。所述带隙基准电压产生电路的工作原理为通过运算放大器的反馈控制使场效应 管Ml漏极电压和场效应管M2漏极电压相等，由于场效应管Ml、M2和M3的栅极、源极电压 是一样的，且三个场效应管都工作在饱和区，所以三个场效应管的漏极电流基本相等，从而 该基准源电路的输出为 其中Rla = Rlb = R2a = R2b，R2 = Rla+Rlb, R2 = R2a+R2b,N 为晶体管 Q2 和 Ql 数量的比 值，Vt是指热电压，T是开尔文绝对温度，Vbe为三极管的基射极导通电压。传统的结构使我 们能够达到一个最低温度变化，提供约1.2V基准电压。事实上，一个晶体管电压不随温度 呈线性变化，传统的结构只消除了一阶温度调制效应，从而导致误差过大，很难满足要求。
发明内容
本发明要解决的技术问题是提供一种基准电压产生电路，解决基准电压产生电路 中晶体管电压不随温度呈线性变化而现有技术只除了阶温度调制效应的问题。为了实现上述目的，本发明提出一种CMOS带隙基准电压产生电路，用于基准电压 的输出，包括第一 CMOS、第二 CMOS和第三CMOS，所述第一 CMOS的源极、所述第二 CMOS的 源极和所述第三CMOS的源极相连，所述第一 CMOS的基极、所述第二 CMOS的基极和所述第 三CMOS的基极相连；第一三极管和第二三极管，所述第一三极管的集电极、基极和所述第 二三极管的集电极、基极均接地，所述第一三极管的发射极和所述第一 CMOS的漏极相连， 所述第二三极管的发射极和所述第二 CMOS的漏极相连；放大器，所述放大器的输出端和 所述第一 CMOS的基极、所述第二 CMOS的基极和所述第三CMOS的基极均相连，所述放大器 的正极输入端连接第一电阻后接地，所述放大器的负极输入端连接第二电阻后接地；第四 CMOS，所述第四CMOS的基极和所述放大器的输出端相连，所述第四CMOS的源极和所述第一 CMOS的源极、所述第二 CMOS的源极、所述第三CMOS的源极相连；第三三极管，所述第三三 极管的基极和集电极接地，所述第三三极管的发射极和所述第四CMOS的漏极相连。可选的，所述基准电压产生电路还包括第三电阻和第四电阻，所述第三电阻的一 端和所述第一 CMOS的漏极相连，另一端和所述第二电阻相连，所述第四电阻的一端和所述 第二 CMOS的漏极相连，另一端和所述第二三极管的发射极相连。可选的，所述基准电压产生电路还包括第五电阻，所述第五电阻的一端和所述第 二 CMOS的漏极相连，另一端和所述第一电阻相连。可选的，所述基准电压产生电路还包括串联的第六电阻和第七电阻，所述第六电 阻的一端和所述第四CMOS的漏极相连，所述第七电阻的一端接地。可选的，所述基准电压产生电路还包括第八电阻，所述第八电阻的一端和所述放 大器的正极输入端相连，另一端连接于所述第六电阻和所述第七电阻之间。可选的，所述基准电压产生电路还包括第九电阻，所述第九电阻的一端和所述放 大器的负极输入端相连，另一端连接于所述第六电阻和所述第七电阻之间。可选的，所述基准电压产生电路还包括第十电阻，所述第十电阻的一端和所述第 三CMOS的漏极相连，另一端接地。本发明一种CMOS带隙基准电压产生电路的有益效果主要表现在本发明提供的基准电压产生电路通过增加一个支路和电阻，有效的消除了原电路中第一三极管Ql和第 二三极管Q2的二阶温度调制效应，提高了基准电压产生电路的稳定性。
图1为现有技术中基准电压产生电路的结构示意图。图2为本发明CMOS带隙基准电压产生电路的结构示意图。图3为现有技术中基准电压产生电路输出电压和温度曲线图。图4为本发明CMOS带隙基准电压产生电路输出电压和温度曲线图。
具体实施例方式
下面结合附图，对本发明做进一步的阐述。
首先，请参考图2，图2为本发明CMOS带隙基准电压产生电路的结构示意图，从图 上可以看出，本发明包括第一 CMOS Ml、第二 CMOS M2和第三CMOS M3，所述第一 CMOS Ml 的源极、所述第二 CMOS M2的源极和所述第三CMOS M3的源极相连，所述第一 CMOS Ml的基 极、所述第二 CMOS M2的基极和所述第三CMOS M3的基极相连；第一三极管Ql和第二三极 管Q2，所述第一三极管Ql的集电极、基极和所述第二三极管Q2的集电极、基极均接地，所述 第一三极管Ql的发射极和所述第一 CMOS Ml的漏极相连，所述第二三极管Q2的发射极和 所述第二 CM0SM2的漏极相连；放大器S，所述放大器S的输出端和所述第一 CMOS Ml的基 极、所述第二 CMOS M2的基极和所述第三CMOS M3的基极均相连，所述放大器S的正极输入 端连接第一电阻R2b后接地，所述放大器S的负极输入端连接第二电阻Rlb后接地。图中虚线部分21，是本发明区别于现有技术所在，即增加了一个CMOS、三极管及 若干电阻，其目的是消除原电路中第一三极管Ql和第二三极管Q2的二阶温度调制效应，从 图上可以看到，虚线部分21中的器件包括第四CMOS M12，所述第四CMOS M12的基极和所 述放大器的输出端相连，所述第四CMOS M12的源极和所述第一 CMOS Ml的源极、所述第二 CMOS M2的源极、所述第三CMOS M3的源极相连；第三三极管Q3，所述第三三极管Q3的基极 和集电极接地，所述第三三极管Q3的发射极和所述第四CMOS M12的漏极相连。从图中可以看出，CMOS带隙基准电压产生电路还包括若干电阻第三电阻Rla和第四电阻R0，所述第三电阻Rla的一端和所述第一 CMOS Ml的漏 极相连，另一端和所述第二电阻Rlb相连，所述第四电阻RO的一端和所述第二 CMOS M2的 漏极相连，另一端和所述第二三极管Q2的发射极相连。第五电阻R2a，所述第五电阻R2a的一端和所述第二 CMOS M2的漏极相连，另一端 和所述第一电阻R2b相连。串联的第六电阻R4a和第七电阻R4b，所述第六电阻R4a的一端和所述第四CMOS M12的漏极相连，所述第七电阻R4b的一端接地。第八电阻R5，所述第八电阻R5的一端和所述放大器S的正极输入端相连，另一端 连接于所述第六电阻R4a和所述第七电阻R4b之间。第九电阻R6，所述第九电阻R6的一端和所述放大器S的负极输入端相连，另一端 连接于所述第六电阻R4a和所述第七电阻R4b之间。第十电阻R3，所述第十电阻R3的一端和所述第三CMOS M3的漏极相连，另一端接 地。带隙基准电压产生电路的输出为 其中 n是工艺参数，VT是热电压，T是开尔文绝对温度(273+°C )，TO是指定温度下开 尔文值，Vk是在0° K温度下的硅的带隙电压，N是晶体管Q2和Ql数量的比值。晶体管的 电压不随着温度线形改变，Vbe (T)是基极和发射极之间的电压与温度之间的关系，对于标准 CMOS工艺，n = 4 ；当晶体管中的电流是PTAT(proportinal to absolute temperature，与 绝对温度成正比)时，则α = 1，当晶体管中的电流与温度无关时，α =0。接着，请参考图3和图4，图3为现有技术中基准电压产生电路输出电压和温度曲 线图，图4为本发明CMOS带隙基准电压产生电路输出电压和温度曲线图。图3和图4的纵 坐标均为输出电压，单位为V，横坐标均为温度，单位为摄氏度，图3中在温度区间-50°C至 110°C之间的电压值最高点C点和最低点D点之差为0. 397mV，最低点B点大概出现在87°C 处，而图4中在温度区间-50摄氏度至110°C之间的电压值最高点A点和最低点B点之差为 0. 235mV，最低点B点大概出现在65°C处。Delta(Vref)(输出电压差值)明显减小，波动减 小，稳定性增强。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技 术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因 此，本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种CMOS带隙基准电压产生电路，用于基准电压的输出，包括第一CMOS、第二CMOS和第三CMOS，所述第一CMOS的源极、所述第二CMOS的源极和所述第三CMOS的源极相连，所述第一CMOS的基极、所述第二CMOS的基极和所述第三CMOS的基极相连；第一三极管和第二三极管，所述第一三极管的集电极、基极和所述第二三极管的集电极、基极均接地，所述第一三极管的发射极和所述第一CMOS的漏极相连，所述第二三极管的发射极和所述第二CMOS的漏极相连；放大器，所述放大器的输出端和所述第一CMOS的基极、所述第二CMOS的基极和所述第三CMOS的基极均相连，所述放大器的正极输入端连接第一电阻后接地，所述放大器的负极输入端连接第二电阻后接地；其特征在于所述基准电压产生电路还包括第四CMOS，所述第四CMOS的基极和所述放大器的输出端相连，所述第四CMOS的源极和所述第一CMOS的源极、所述第二CMOS的源极、所述第三CMOS的源极相连；第三三极管，所述第三三极管的基极和集电极接地，所述第三三极管的发射极和所述第四CMOS的漏极相连。
2.根据权利要求1所述的CMOS带隙基准电压产生电路，其特征在于所述基准电压产 生电路还包括第三电阻和第四电阻，所述第三电阻的一端和所述第一 CMOS的漏极相连，另 一端和所述第二电阻相连，所述第四电阻的一端和所述第二 CMOS的漏极相连，另一端和所 述第二三极管的发射极相连。
3.根据权利要求1所述的CMOS带隙基准电压产生电路，其特征在于所述基准电压产 生电路还包括第五电阻，所述第五电阻的一端和所述第二 CMOS的漏极相连，另一端和所述 第一电阻相连。
4.根据权利要求1所述的CMOS带隙基准电压产生电路，其特征在于所述基准电压产 生电路还包括串联的第六电阻和第七电阻，所述第六电阻的一端和所述第四CMOS的漏极 相连，所述第七电阻的一端接地。
5.根据权利要求1所述的CMOS带隙基准电压产生电路，其特征在于所述基准电压产 生电路还包括第八电阻，所述第八电阻的一端和所述放大器的正极输入端相连，另一端连 接于所述第六电阻和所述第七电阻之间。
6.根据权利要求1所述的CMOS带隙基准电压产生电路，其特征在于所述基准电压产 生电路还包括第九电阻，所述第九电阻的一端和所述放大器的负极输入端 相连，另一端连 接于所述第六电阻和所述第七电阻之间。
7.根据权利要求1所述的CMOS带隙基准电压产生电路，其特征在于所述基准电压产 生电路还包括第十电阻，所述第十电阻的一端和所述第三CMOS的漏极相连，另一端接地。
全文摘要
本发明提出一种CMOS带隙基准电压产生电路，用于基准电压的输出，包括第一CMOS、第二CMOS和第三CMOS、第一三极管、第二三极管、放大器、第四CMOS，所述第四CMOS的基极和所述放大器的输出端相连，所述第四CMOS的源极和所述第一CMOS的源极、所述第二CMOS的源极、所述第三CMOS的源极相连，第三三极管，所述第三三极管的基极和集电极接地，所述第三三极管的发射极和所述第四CMOS的漏极相连。本发明CMOS带隙基准电压产生电路通过增加一个支路和若干电阻，有效的消除了原电路中三极管的二阶温度调制效应，提高了基准电压产生电路的稳定性。
文档编号G05F3/30GK101840243SQ20101018733
公开日2010年9月22日 申请日期2010年5月28日 优先权日2010年5月28日
发明者段新东 申请人:上海宏力半导体制造有限公司