专利名称：基准电压电路的制作方法
技术领域：
本发明涉及使用增强型NMOS晶体管(E型NMOS晶体管)和耗尽型NMOS晶体管(D 型NMOS晶体管)的基准电压电路。
背景技术：
近几年，例如，在锂电池保护用ICdntegrated Circuit，集成电路)中，要求锂电池在其能够使用的温度范围(即，由电子用品安全法确定的直至锂电池的过充电检测电压 为止的范围)内被充电。在此，如果上述过充电检测电压的温度特性较差，则由于温度变 化，上述过充电检测电压变低，导致锂电池没有完全充电，使用锂电池的电子设备的使用时 间变短。此外，如果上述过充电检测电压变高，则锂电池的电池电压超过过充电检测电压， 着火事故的可能性变大。因此，希望有上述过充电检测电压的温度特性良好的IC。也就是 说，该过充电检测电压是从IC内部的基准电压电路输出的基准电压，希望有该基准电压的 温度特性良好的IC。此外，在其它用途的IC中，也存在基准电压的温度特性恶化后由于温度变化，发 生误动作等问题的可能性。因此，还是希望有基准电压的温度特性良好的IC。于是对以往的基准电压电路进行说明。图8是表示以往基准电压电路的图。图9 是表示以往的基准电压相对于温度的图。将D型NMOS晶体管91的栅源间电压设为VGD，阈值电压设为VTD，K值(驱动能 力)设为KD，漏极电流ID由以下式1表示。ID = KD · (V⑶-VTD)2 (1)由于D型NMOS晶体管91的栅极和源极连接，所以VGD = 0，下面的式2成立。ID = KD · (O-VTD)2 = KD · (| VTD |)2 (2)此外，将E型NMOS晶体管92的栅源间电压设为VGE，阈值电压设为VTE，K值设为 KE，漏极电流IE由以下式3表示。IE = KE · (VGE-VTE)2(3)在此，D型NMOS晶体管91和E型NMOS晶体管92中流过相同的漏极电流，所以ID =IE成立，下面的式4成立。此外，根据式4，下面的式5成立。ID = IE = KD · (| VTD |)2 = KE · (VGE-VTE)2 (4)VGE = VTE+(KD/KE)1/2 · IVTD I(5)E型NMOS晶体管92饱和连接，栅极电压和漏极电压相等。该漏极电压成为基准电 压Vref。因此，基准电压Vref由下面的式6表示。VGE = Vref = VTE+ (KD/KE)1/2 · | VTD | (6)在此，设(KD/KE)1/2 = α，对D型匪OS晶体管91和E型匪OS晶体管92的K值进 行适当电路设计，以使得通过使下面的式7成立而使得基准电压Vref的温度特性变好，即， 使得基准电压Vref相对于温度的斜率的变化得到抑制。
权利要求
1.一种基准电压电路，其特征在于，该基准电压电路具有第一耗尽型NMOS晶体管，其栅极与第二耗尽型NMOS晶体管的栅极以及第一端子连接， 其漏极与电源端子连接；所述第二耗尽型NMOS晶体管，其源极与第二端子连接，其漏极与电源端子连接； 第一 NMOS晶体管，其漏极与所述第一端子连接，其源极与接地端子连接； 第二 NMOS晶体管，其栅极与漏极、所述第一 NMOS晶体管的栅极以及所述第二端子连 接，其源极与基准电压输出端子连接，所述第二 NMOS晶体管具有比所述第一 NMOS晶体管的 阈值电压低的阈值电压；以及电压产生电路，其具有第三耗尽型NMOS晶体管，在所述基准电压输出端子与接地端子 之间产生基准电压。
2.根据权利要求1所述的基准电压电路，其特征在于， 所述第一耗尽型NMOS晶体管的栅极和源极连接，所述电压产生电路具有栅极和源极与接地端子连接、漏极与所述基准电压输出端子 连接的所述第三耗尽型NMOS晶体管。
3.根据权利要求1所述的基准电压电路，其特征在于， 所述第一耗尽型NMOS晶体管的栅极和源极连接，所述电压产生电路具有第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接， 其源极与接地端子连接；以及所述第三耗尽型NMOS晶体管，其栅极与源极以及所述第四增强型NMOS晶体管的漏极 连接，其漏极与电源端子连接。
4.根据权利要求1所述的基准电压电路，其特征在于， 所述第一耗尽型NMOS晶体管的栅极和源极连接，所述电压产生电路具有第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接， 其源极与接地端子连接；以及所述第三耗尽型NMOS晶体管，其栅极与所述第一耗尽型NMOS晶体管的栅极连接，其源 极与所述第四增强型NMOS晶体管的漏极连接，其漏极与电源端子连接。
5.根据权利要求1所述的基准电压电路，其特征在于， 所述电压产生电路具有第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接， 其源极与接地端子连接；以及所述第三耗尽型NMOS晶体管，其栅极与源极、所述第一耗尽型NMOS晶体管的栅极以及所述第四增强型NMOS晶体管的漏极连接，其漏极与电源端子连接。
6.一种基准电压电路，其特征在于，具备第一增强型PMOS晶体管，其源极与电源端子连接，其漏极与第一端子连接； 第二增强型PMOS晶体管，其栅极与漏极、所述第一增强型PMOS晶体管的栅极以及第二 端子连接，其源极与电源端子连接；第一 NMOS晶体管，其栅极与漏极、第二 NMOS晶体管的栅极以及所述第一端子连接，其 源极与接地端子连接；所述第二 NMOS晶体管，其漏极与所述第二端子连接，其源极与基准电压输出端子连 接，所述第二 NMOS晶体管具有比所述第一 NMOS晶体管的阈值电压低的阈值电压；以及电压产生电路，其具有第三耗尽型NMOS晶体管，在所述基准电压输出端子与接地端子 之间产生基准电压。
7.根据权利要求6所述的基准电压电路，其特征在于，所述电压产生电路具有栅极和源极与接地端子连接、漏极与所述基准电压输出端子 连接的所述第三耗尽型NMOS晶体管。
8.根据权利要求6所述的基准电压电路，其特征在于， 所述电压产生电路具有第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接， 其源极与接地端子连接；以及所述第三耗尽型NMOS晶体管，其栅极与源极以及所述第四增强型NMOS晶体管的漏极 连接，其漏极与电源端子连接。
9.一种基准电压电路，其特征在于，所述基准电压电路具有第一耗尽型NMOS晶体管，其栅极与源极、第二耗尽型NMOS晶体管的栅极以及第一端子 连接，其漏极与电源端子连接；所述第二耗尽型NMOS晶体管，其源极与第二端子连接，其漏极与电源端子连接； 第一 NMOS晶体管，其漏极与所述第一端子连接，其源极与接地端子连接； 第二 NMOS晶体管，其栅极与漏极、所述第一 NMOS晶体管的栅极以及所述第二端子连 接，其源极与基准电压输出端子连接，所述第二 NMOS晶体管具有比所述第一 NMOS晶体管的 阈值电压低的阈值电压；以及电压产生电路，其具有第五增强型NMOS晶体管，在所述基准电压输出端子与接地端子 之间产生基准电压。
10.根据权利要求9所述的基准电压电路，其特征在于，关于所述第五增强型NMOS晶体管，其栅极与所述第二 NMOS晶体管的栅极连接，其源极 与接地端子连接，其漏极与所述基准电压输出端子连接。
11.根据权利要求10所述的基准电压电路，其特征在于，还具有第六增强型NMOS晶体管，其栅极与所述第五增强型NMOS晶体管的栅极连接，其源极与 接地端子连接，其漏极与所述第一 NMOS晶体管的源极连接。
12.根据权利要求9所述的基准电压电路，其特征在于，关于所述第五增强型NMOS晶体管，其栅极和漏极与所述基准电压输出端子连接，其源 极与接地端子连接。
13.根据权利要求1所述的基准电压电路，其特征在于， 所述第一 NMOS晶体管是增强型，所述第二 NMOS晶体管是增强型。
14.根据权利要求6所述的基准电压电路，其特征在于， 所述第一 NMOS晶体管是增强型，所述第二 NMOS晶体管是增强型。
15.根据权利要求9所述的基准电压电路，其特征在于， 所述第一 NMOS晶体管是增强型，所述第二 NMOS晶体管是增强型。
16.根据权利要求1所述的基准电压电路，其特征在于， 所述第一 NMOS晶体管是增强型，所述第二 NMOS晶体管是耗尽型。
17.根据权利要求6所述的基准电压电路，其特征在于， 所述第一 NMOS晶体管是增强型，所述第二 NMOS晶体管是耗尽型。
18.根据权利要求9所述的基准电压电路，其特征在于， 所述第一 NMOS晶体管是增强型，所述第二 NMOS晶体管是耗尽型。
全文摘要
本发明提供一种基准电压电路，其基准电压的温度特性良好且电路规模小。该基准电压电路不利用与基准电压电路分开的另外的温度校正电路等，而将两个E型NMOS晶体管14～15的阈值电压的差分电压与D型NMOS晶体管的阈值电压相加来生成基准电压Vref，由此，基准电压Vref的温度特性的恶化原因即D型NMOS晶体管对基准电压Vref的影响变小，能够抑制基准电压Vref相对于温度的斜率的变化和弯曲。
文档编号G05F3/24GK102033564SQ20101029271
公开日2011年4月27日 申请日期2010年9月20日 优先权日2009年9月25日
发明者井村多加志, 吉野英生 申请人:精工电子有限公司