专利名称：Ldo的过冲保护电路及ldo的制作方法
技术领域：
本实用新型涉及LDO (low-dropout linear regulator低压差线性稳压器)领域，特别是涉及一种LDO过快启动时的过冲保护电路。本实用新型还涉及一种采用所述过冲保护电路的LDO。
背景技术：
LDO具有结构简单、低噪声和低功耗等突出优点，在便携式电子产品中有着广泛的应用。LDO的供电电压往往是较高的电压，而输出电压为稳定的较低的电压以满足数字电路低功耗的要求。参见
图1所示，现有的LD0，其电源电压往往上电很快，时间在ns量级，这时LDO环路还未正常工作；而功率PMOS晶体管MO的尺寸往往较大，栅极电容较大，其栅极电压Vgate难以跟随LDO的电源电压上升速度，导致功率PMOS晶体管MO开启，有较大的电流流入输出端，从而导致输出电压Vout过冲，如果LDO输出电压Vout的过冲过高，且输出电压Vout之后的器件为低压器件，则有被击穿的风险，容易对低压MOS晶体管产生损害。随着集成电路工艺技术的发展，MOS晶体管的线宽越来越窄，栅氧化层的厚度也越来越薄，MOS晶体管的击穿电压越来越低。因此抑制LDO输出电压的过冲则显得非常的必要。现有的LDO往往采用较大的电容(如图1中的电容CO)，甚至采用用芯片外电容防止输出电压的过冲，其缺点是电容所占用芯片面积往往较大。
实用新型内容本实用新型要解决的技`术问题是提供一种LDO的过冲保护电路，可以对LDO过快启动提供有效的过冲保护，且能有效节省芯片面积；为此，本实用新型还要提供一种采用所述过冲保护电路的LD0。为解决上述技术问题，本实用新型的LDO的过冲保护电路，包括:一RC延迟电路和一上拉PMOS晶体管；所述RC延迟电路由第一PMOS晶体管和一半导体电容组成；第一PMOS晶体管的源极与电源电压相连接，其栅极接地，其漏极与半导体电容的一端和上拉PMOS晶体管的栅极相连接；半导体电容的另一端接地；上拉PMOS晶体管的源极与电源电压相连接，其漏极与低压差线性稳压器LDO的功率PMOS晶体管的栅极相连接。所述半导体电容为多晶娃电容、金属-绝缘介质-金属MIM电容或一第二 PMOS晶体管；当采用第二 PMOS晶体管作为半导体电容时，其栅极作为电容的一端，其源极和漏极作为电容的另一端接地。所述低压差线性稳压器LD0，包括:—误差放大器,一功率PMOS晶体管,第一电阻和第二电阻；[0013]所述功率PMOS晶体管的源极与电源电压相连接，第一电阻和第二电阻串联在功率PMOS晶体管的漏极与地之间；所述误差放大器的反向输入端输入参考电压,其正向输入端与第一电阻和第二电阻串联连接的节点相连接，其输出端与功率PMOS晶体管的栅极相连接；功率PMOS晶体管的漏极作为低压差线性稳压器LDO的输出电压端；其中，还包括一上面所述的过冲保护电路。本实用新型采用普通PMOS晶体管组成的RC延迟电路，可以根据需要调整PMOS晶体管大小，从而可以有效防止LDO上电启动过快时导致的输出电压过冲现象，不需要较大的电容元件，可以有效节省芯片面积。
以下结合附图与具体实施方式
对本实用新型作进一步详细的说明:图1是现有的LDO电路原理图；图2是采用本实用新型一实施例过冲保护电路的LDO电路原理图。
具体实施方式
参见图2所示，所述LDO包括:一误差放大器，一功率PMOS晶体管MO，电阻R1、R2。所述功率PMOS晶体管MO的源极与电源电压VDD相连接，电阻Rl、R2串联在功率PMOS晶体管MO的漏极与地之间。所述误差放大器的反向输入端输入参考电压Vref，其正向输入端与电阻R1、R2串联连接的节点相连接，其输出端与电源PMOS晶体管MO的栅极相连接。图2中虚线框内的部分即所述的过冲保护电路一实施例，其包括:一 RC延迟电路和一上拉PMOS晶体管M3。所述RC延迟电路由第一 PMOS晶体管Ml和第二 PMOS晶体管M2组成；第一 PMOS晶体管的源极Ml与电源电压VDD相连接，其栅极接地，其漏极与第二 PMOS晶体管M2的栅极和上拉PMOS晶体管M3的栅极相连接；第二 PMOS晶体管M2的源极和漏极接地。第一 PMOS晶体管Ml作为电阻，第二 PMOS晶体管M2作为电容。上拉PMOS晶体管M3的源极与电源电压VDD相连接，其漏极与功率PMOS晶体管MO的栅极相连接。功率PMOS晶体管MO的漏极作为LDO的输出电压端，输出电压Vout。LDO的输出电压端与地之间连接一个储能电容Cl。储能电容Cl可以防止输出电压的过冲。由于采用了过冲保护电路，电容Cl的容量可以比现有的LDO输出电压端的电容CO大大减小，以节省芯片的面积。初始状态时，第二 PMOS晶体管M2的栅极为零电势，上拉PMOS晶体管M3打开，所述误差放大器的输出电压Vgate (即功率PMOS晶体管MO的栅极电压)与电源电压VDD相同，功率PMOS晶体管MO处于关闭状态。当LDO的电源电压VDD以ns量级的速度启动时，第一 PMOS晶体管Ml和第二 PMOS晶体管M2形成一定的延迟，功率PMOS晶体管MO保持处于关闭状态；当LDO环路启动后，上拉PMOS晶体管M3的栅极电压升高为电源电压VDD，从而关闭成为高阻状态，不影响LDO环路的正常工作。PMOS晶体管Ml，M2和M3的大小可以根据需要适当调整， 另外第二 PMOS晶体管M2也可以用多晶硅(poly)电容或MM (金属-绝缘介质-金属)电容来实现。[0026]虽然本实用新型利用具体的实施例进行说明，但是对实施例的说明并不限制本实用新型的范围。本领域内的熟练技术人员通过参考本实用新型的说明，在不背离本实用新型的精神和范围的情况下，容易进 行各种修改或者可以对实施例进行组合。
权利要求1.一种低压差线性稳压器LDO的过冲保护电路，其特征在于，包括:一 RC延迟电路和一上拉PMOS晶体管； 所述RC延迟电路由第一PMOS晶体管和一半导体电容组成；第一PMOS晶体管的源极与电源电压相连接，其栅极接地，其漏极与半导体电容的一端和上拉PMOS晶体管的栅极相连接；半导体电容的另一端接地； 上拉PMOS晶体管的源极与电源电压相连接，其漏极与低压差线性稳压器LDO的功率PMOS晶体管的栅极相连接。
2.如权利要求1所述的过冲保护电路，其特征在于:所述半导体电容为多晶硅电容、金属-绝缘介质-金属MIM电容或一第二 PMOS晶体管；当采用第二 PMOS晶体管作为半导体电容时，其栅极作为电容的一端，其源极和漏极作为电容的另一端接地。
3.一种低压差线性稳压器LD0，包括: 一误差放大器，一功率PMOS晶体管,第一电阻和第二电阻； 所述功率PMOS晶体管的源极与电源电压相连接，第一电阻和第二电阻串联在功率PMOS晶体管的漏极与地之间； 所述误差放大器的反向输入端输入参考电压，其正向输入端与第一电阻和第二电阻串联连接的节点相连接，其输出端与功率PMOS晶体管的栅极相连接； 功率PMOS晶体管的漏极作为低压差线性稳压器LDO的输出电压端；其特征在于，还包括一权利要求1或2所述的过冲保护电路。
专利摘要本实用新型公开了一种LDO的过冲保护电路，包括一RC延迟电路和一上拉PMOS晶体管；所述RC延迟电路由第一PMOS晶体管和一半导体电容组成；第一PMOS晶体管的源极与电源电压相连接，其栅极接地，其漏极与半导体电容的一端和上拉PMOS晶体管的栅极相连接；半导体电容的另一端接地；上拉PMOS晶体管的源极与电源电压相连接，其漏极与低压差线性稳压器LDO的功率PMOS晶体管的栅极相连接。本实用新型还公开了一种采用所述过冲保护电路的LDO。本实用新型可以对LDO过快启动提供有效的过冲保护，且能有效节省芯片面积。
文档编号G05F1/569GK203102064SQ201320006939
公开日2013年7月31日 申请日期2013年1月7日 优先权日2013年1月7日
发明者李霞 申请人:上海华虹集成电路有限责任公司