带隙基准电路的制作方法
【专利摘要】一种带隙基准电路，包括带隙核心单元和输出单元。所述带隙核心单元包括第一PNP三极管、第二PNP三极管、第三PNP三极管、第四PNP三极管、第一PMOS管、第二PMOS管、运算放大器以及偏置电阻；所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等。本发明技术方案提供的带隙基准电路消除了三极管的电流增益对其输出的基准电压的影响，提高了所述基准电压的稳定性。
【专利说明】带隙基准电路
【技术领域】
[0001]本发明涉及集成电路【技术领域】，特别涉及一种带隙基准电路。
【背景技术】
[0002]带隙基准电路具有低温度系数、低电源电压以及可与标准CMOS工艺兼容等优点，被广泛应用于数/模转换、模/数转换、存储器以及开关电源等数模混合电路系统中。带隙基准电路输出电压的稳定性以及抗噪声能力是影响各种应用系统精度的关键因素，随着应用系统精度的提高，对带隙基准电路的温度、电压和工艺的稳定性要求也越来越高。
[0003]带隙基准电路的工作原理是根据硅材料的带隙电压与温度无关的特性，利用双极型晶体管的基极-发射极电压的负温度系数与不同电流密度下两个双极型晶体管基极-发射极电压的差值的正温度系数相互补偿，使输出的电压达到很低的温度漂移。
[0004]图1是现有的一种带隙基准电路的电路结构示意图。参考图1，所述带隙基准电路包括带隙核心单元11和输出单元12。所述带隙核心单元11包括:第一 PMOS管Mil、第二 PMOS管Ml2、运算放大器Omp、偏置电阻Rbias、第一 PNP三极管Qll以及第二 PNP三极管Q12。所述输出单元12包括:第三PMOS管M13和第三PNP三极管Q13。电源线Vdd和电源线Vss为所述带隙基准电路提供电源电压，所述电源线Vdd提供的电源电压高于所述电源线Vss提供的电源电压。所述带隙基准电路中各器件的连接关系参考图1所示，在此不再赘述。
[0005]所述第一 PMOS管Ml I和第二 PMOS管M12构成电流镜结构，提供第一电流Il和第二电流12。所述第二电流12的电流值与第一电流Il的电流值的比值可以通过调整所述第
二PMOS管M12的宽长比与所述第一 PMOS管Mll的宽长比的比值进行设置。假定所述第二电流12的电流值与第一电流Il的电流值的比值为m，忽略所述第一 PNP三极管Qll和第二PNP三极管Q12的基极电流，所述第二 PNP三极管Q12的基极-发射极电压与所述第一 PNP三极管Qll的基极-发射极电压之间的电压差值Λ Vbe为:
[0006]ΔVbe= (K*T/q)*ln (m)------(式 11)，
[0007]其中，K为波尔兹曼常数，T为绝对温度，q为电荷量，m为所述第二电流12的电流值与第一电流Il的电流值的比值，所述电压差值AVbe具有正温度系数。
[0008]根据运算放大器的虚短特性，所述运算放大器Omp的同相输入端的电压与反向输入端的电压相等，即a点的电压与b点的电压相等，因此有如下关系:
[0009]Ve= Δ Vbe------(式 12)，
[0010]其中，Vk为所述偏置电阻Rbias两端的电压差值。根据运算放大器的虚断特性，流过所述偏置电阻Rbias的电流与所述第一电流Il相等，因此，所述偏置电阻Rbias两端的电压差值\为:
[0011] VE=il*r------(式 13)，
[0012]其中，il为所述第一偏置电流Il的电流值，r为所述偏置电阻Rbias的电阻值。
[0013]根据式11~式13，获得所述第一偏置电流Il的电流值:[0014]il=K*T*ln (m) / (q*r)------(式 14)。
[0015]所述输出单元12中的第三PMOS管M13与所述第一 PMOS管Mll构成电流镜结构，提供第三电流13。所述第三电流13是所述第一电流Il的镜像电流，通常设置为与所述第一电流Il相等。
[0016]继续参考图1，所述第三PNP三极管Q13的基极-发射极电压Vbe3即为所述带隙基准电路的输出端Vout输出的基准电压。所述基准电压的电压值为:
[0017]Vo= (K*T/q)*ln (i3/Is) + (K*T/q) *ln[ β / (1+ β )]------(式 15),
[0018]其中，Vo为所述基准电压的电压值，i3为所述第三偏置电流13的电流值，Is为所述第三PNP三极管Q13的反相饱和电流的电流值，β为所述第三PNP三极管Q13的电流增益。根据式14和式15，可以获得所述基准电压。由于所述基准电压是具有正温度系数的电压与具有负温度系数的电压的叠加，因此，所述基准电压与温度无关。
[0019]然而，从式15可以看出，所述基准电压的电压值Vo与所述第三PNP三极管Q13的电流增益β相关，而所述第三PNP三极管Q13的电流增益β受温度和所述第三PNP三极管Q13制造工艺的影响。因此，所述带隙基准电路产生的基准电压稳定性较低。
【发明内容】
[0020]本发明解决的是带隙基准电路输出电压与双极型晶体管的电流增益相关、稳定性较低的问题。
[0021]为解决上述问题，本发明提供一种带隙基准电路，包括带隙核心单元和输出单元:
[0022]所述带隙核心单元包括第一 PNP三极管、第二 PNP三极管、第三PNP三极管、第四PNP三极管、第一 PMOS管、第二 PMOS管、运算放大器以及偏置电阻；
[0023]所述第一 PMOS管的栅极连接所述第二 PMOS管的栅极和所述运算放大器的输出端，所述第一 PMOS管的源极适于连接第一电源线，所述第一 PMOS管的漏极连接所述第三PNP三极管的发射极；
[0024]所述第二 PMOS管的源极适于连接所述第一电源线，所述第二 PMOS管的漏极连接所述第四PNP三极管的发射极；
[0025]所述第三PNP三极管的基极适于输入第一偏置电流，所述第三PNP三极管的集电极连接所述运算放大器的第一输入端和所述偏置电阻的一端；
[0026]所述偏置电阻的另一端连接所述第一 PNP三极管的发射极；
[0027]所述第四PNP三极管的基极适于输入第二偏置电流，所述第四PNP三极管的集电极连接所述运算放大器的第二输入端和所述第二 PNP三极管的发射极；
[0028]所述第一 PNP三极管的基极、所述第一 PNP三极管的集电极、所述第二 PNP三极管的基极以及所述第二 PNP三极管的集电极均适于连接第二电源线，所述第二电源线提供的电源电压低于所述第一电源线提供的电源电压；
[0029]所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等；
[0030] 所述第三PMOS管的栅极连接所述第一 PMOS管的栅极，所述第三PMOS管的源极适于连接所述第一电源线，所述第三PMOS管的漏极连接所述第五PNP三极管的发射极并适于输出基准电压；
[0031]所述第五PNP三极管的基极和所述第五PNP三极管的集电极均适于连接所述第二电源线。
[0032]可选的，所述第一 PMOS管的宽长比与所述第二 PMOS管的宽长比相等。
[0033]可选的，所述第三PMOS管的宽长比与所述第一 PMOS管的宽长比相等。
[0034]可选的，所述带隙基准电路还包括:适于提供所述第一偏置电流的第一偏置电流提供单元和适于提供所述第二偏置电流的第二偏置电流提供单元。
[0035]可选的，所述第一偏置电流提供单元包括第四PMOS管和第六PNP三极管；
[0036]所述第四PMOS管的栅极连接所述第一 PMOS管的栅极，所述第四PMOS管的源极适于连接所述第一电源线，所述第四PMOS管的漏极连接所述第六PNP三极管的发射极并适于输出所述第一偏置电流；
[0037]所述第六PNP三极管的基极和所述第六PNP三极管的集电极均适于连接所述第二电源线。
[0038]可选的，所述第四PMOS管的宽长比与所述第一 PMOS管的宽长比相等。
[0039]可选的，所述第二偏置电流提供单元包括第五PMOS管和第七PNP三极管；
[0040]所述第五PMOS管的栅极连接所述第一 PMOS管的栅极，所述第五PMOS管的源极适于连接所述第一电源线，所述第五PMOS管的漏极连接所述第七PNP三极管的发射极并适于输出所述第二偏置电流；
[0041 ] 所述第七PNP三极管的基极和所述第七PNP三极管的集电极均适于连接所述第二电源线。
[0042]可选的，所述第五PMOS管的宽长比与所述第一 PMOS管的宽长比相等。
[0043]可选的,所述带隙基准电路还包括与所述带隙核心单元连接的启动单元,所述启动单元适于向所述带隙核心单元提供偏置电压。
[0044]可选的，所述启动单元包括第六PMOS管、第一 NMOS管以及第二 NMOS管；
[0045]所述第六PMOS管的栅极连接所述第一 NMOS管的栅极和所述第一 PMOS管的栅极，所述第六PMOS管的源极适于连接所述第一电源线，所述第六PMOS管的漏极连接所述第一NMOS管的漏极和所述第二 NMOS管的栅极；
[0046]所述第一 NMOS管的源极适于连接所述第二电源线；
[0047]所述第二 NMOS管的漏极适于连接所述第一电源线，所述第二 NMOS管的源极适于连接所述第二电源线。
[0048]与现有技术相比，本发明的技术方案具有以下优点:
[0049]本发明技术方案的带隙基准电路包括带隙核心单元和输出单元，所述带隙核心单元根据第二 PNP三极管的基极-发射极电压与第一 PNP三极管的基极-发射极电压的电压差产生具有正温度系数的基准电流，所述输出单元根据第五PNP三极管的基极-发射极电压产生具有负温度系数的基准电流。
[0050]通过将所述带隙核心单元中的第三PNP三极管、第四PNP三极管以及所述输出单元中的第五PNP三极管的电流增益设置为相等，基于所述具有正温度系数的基准电流和具有负温度系数的基准电流产生的基准电压与所述第五PNP三极管的电流增益无关，消除了所述第五PNP三极管的电流增益对所述基准电压的影响，提高了所述基准电压的稳定性。【专利附图】
【附图说明】
[0051]图1是现有的一种带隙基准电路的电路结构不意图；
[0052]图2是本发明实施例的带隙基准电路的一种电路结构示意图；
[0053]图3是本发明实施例的带隙基准电路的另一种电路结构示意图；
[0054]图4是本发明实施例的带隙基准电路的另一种电路结构示意图。
【具体实施方式】
[0055]正如【背景技术】中所描述的，图1所示的带隙基准电路产生的基准电压与所述第三PNP三极管Q13的电流增益β相关，而所述第三PNP三极管Q13的电流增益β受温度和所述第三PNP三极管Q13制造工艺的影响，导致所述带隙基准电路产生的基准电压稳定性较低。本发明技术方案提供一种带隙基准电路，能够消除三极管的电流增益对所述带隙基准电路输出的基准电压的影响，提高所述基准电压的稳定性。
[0056]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0057]图2是本发明实施例的带隙基准电路的一种电路结构示意图。参考图2，所述带隙基准电路包括带隙核心单元21和输出单元22。
[0058]具体地，所述带隙核心单元21包括第一 PNP三极管Q1、第二 PNP三极管Q2、第三PNP三极管Q3、第四PNP三极管Q4、第一 PMOS管Ml、第二 PMOS管M2、运算放大器Omp以及偏置电阻R。
[0059]所述第一 PMOS管Ml的栅极连接所述第二 PMOS管M2的栅极和所述运算放大器Omp的输出端，所述第一 PMOS管Ml的源极适于连接第一电源线Vdd，所述第一 PMOS管Ml的漏极连接所述第三PNP三极管Q3的发射极。所述第一电源线Vdd适于向所述带隙基准电路提供电源电压。
[0060]所述第二 PMOS管M2的源极适于连接所述第一电源线Vdd，所述第二 PMOS管M2的漏极连接所述第四PNP三极管Q4的发射极。
[0061]所述第三PNP三极管Q3的基极适于输入第一偏置电流IbI，所述第三PNP三极管Q3的集电极连接所述运算放大器Omp的第一输入端和所述偏置电阻R的一端。所述第一偏置电流Ibl使所述第三PNP三极管Q3工作于放大状态。
[0062]所述偏置电阻R的另一端连接所述第一 PNP三极管Ql的发射极。
[0063]所述第四PNP三极管Q4的基极适于输入第二偏置电流Ib2，所述第四PNP三极管Q4的集电极连接所述运算放大器Omp的第二输入端和所述第二 PNP三极管Q2的发射极。所述第二偏置电流Ib2使所述第四PNP三极管Q4工作于放大状态。
[0064]需要说明的是，所述运算放大器Omp的第一输入端可以为同相输入端，也可以为反相输入端；相应地，所述运算放大器Omp的第二输入端可以为反相输入端，也可以为同相输入端。
[0065]所述第一 PNP三极管Ql的基极、所述第一 PNP三极管Ql的集电极、所述第二 PNP三极管Q2的基极以及所述第二 PNP三极管Q2的集电极均适于连接第二电源线Vss。所述第二电源线Vss也适于向所述带隙基准电路提供电源电压，但所述第二电源线Vss提供的电源电压低于所述第一电源线Vdd提供的电源电压。通常，所述第二电源线Vss提供的电源电压为参考电压，例如，地线电压。
[0066]所述输出单元22包括第五PNP三极管Q5和第三PMOS管M3。所述第三PMOS管M3的栅极连接所述第一 PMOS管Ml的栅极，所述第三PMOS管M3的源极适于连接所述第一电源线Vdd，所述第三PMOS管M3的漏极连接所述第五PNP三极管Q5的发射极并作为所述带隙基准电路的输出端Vout，所述输出端Vout适于输出基准电压。所述第五PNP三极管Q5的基极和所述第五PNP三极管Q5的集电极均适于连接所述第二电源线Vss。
[0067]以下对本发明实施例的带隙基准电路的工作原理进行说明。
[0068]所述第一 PMOS管Ml和第二 PMOS管M2构成电流镜结构，产生第一电流Il和第二电流12。所述第二电流12的电流值与所述第一电流Il的电流值的比值可以通过调整所述第二 PMOS管M2的宽长比与所述第一 PMOS管Ml的宽长比的比值进行设置。在本实施例中，所述第一 PMOS管Ml的宽长比与所述第二 PMOS管M2的宽长比相等，因此，所述第一电流Il和所述第二电流12相等。
[0069]由于所述第一 PMOS管Ml的漏极与所述第三PNP三极管Q3的发射极连接，所述第一电流Il即为所述第三PNP三极管Q3的发射极电流，因此有:
[0070]?ο3=β 3/ (l+β 3) *il------(式 I),
[0071]其中，ic3为所述第三PNP三极管Q3的集电极电流的电流值，β 3为所述第三PNP三极管Q3的电流增益，il为所述第一电流Il的电流值。
[0072]根据运算放大器的虚短特性，所述运算放大器Omp的第一输入端的电压与所述运算放大器Omp的第二输入端的电压相等，即图2所示的a点的电压与b点的电压相等，因此有:
[0073]VE=Vbe2-Vbel------(式 2)，
[0074]其中，VkS所述偏置电阻R两端的电压差值，Vbel为所述第一 PNP三极管Ql的基极-发射极电压的电压值，Vbe2为所述第二 PNP三极管Q2的基极-发射极电压的电压值。
[0075]根据运算放大器的虚断特性，流过所述偏置电阻R的电流Ir与所述第三PNP三极管Q3的集电极电流相等,根据式I和式2:
[0076]β 3/ (1+β 3) *il*r=Vbe2_Vbel------(式 3),
[0077]其中，r为所述偏置电阻R的电阻值。根据式3获得所述第一电流Il的电流值:
[0078]il= (Vbe2-Vbel) /r* (1+β3)/β3-------------(式 4)。
[0079]所述输出单元22中的第三PMOS管M3与所述第一 PMOS管Ml构成电流镜结构，产生第三电流13。所述第三电流13的电流值与所述第一电流Il的电流值的比值可以通过调整所述第三PMOS管M3的宽长比与所述第一 PMOS管Ml的宽长比的比值进行设置。在本实施例中，所述第三PMOS管M3的宽长比与所述第一 PMOS管Ml的宽长比相等，因此，所述第三电流13和所述第一电流Il相等。
[0080]由于所述第三PMOS管M3的漏极与所述第五PNP三极管Q5的发射极连接，所述第三电流13即为所述第五PNP三极管Q5的发射极电流，又因为所述第三电流13和所述第一电流11相等，因此有:
[0081]?ο5=β5/ (1+β5)*?1------(式 5)，
[0082]其中，ic5为所述第五PNP三极管Q5的集电极电流的电流值，β 5为所述第五PNP三极管Q5的电流增益。根据式4:
[0083]?ο5=β 5/ (1+β 5) * (Vbe2_Vbel)/r* (1+β 3) /β 3------(式 6)。
[0084]所述第五PNP三极管Q5的基极-发射极电压即为所述输出端Vout输出的基准电压，所述基准电压的电压值为:
[0085]Vo=Vbe5=K*T/q*ln (ic5/Is)------(式 7),
[0086]其中，Vo为所述基准电压的电压值，Vbe5为所述第五PNP三极管Q5的基极-发射极电压的电压值，K为波尔兹曼常数，T为绝对温度，q为电荷量，Is为所述第五PNP三极管Q5的反相饱和电流的电流值。
[0087]根据式6和式7:
[0088]Vo=K*T/q*ln[P 5/ (1+β5)* (Vbe2_Vbel)/r* (1+β 3)/β 3/Is]------(式 8)。
在本发明实施例中，所述第三PNP三极管Q3、第四PNP三极管Q4以及第五PNP三极管Q5的电流增益相等，即β 3= β 4= β 5，因此，式8可以化简为:
[0089]Vo=K*T/q*ln[ (Vbe2-Vbel) /r/Is]------(式 9)。
[0090]从式9可以看出，本发明实施例的带隙基准电路产生的基准电压与所述第五PNP三极管Q5的电流增益β5无关，消除了所述第五PNP三极管Q5的电流增益β 5对所述基准电压的影响，因此，温度和所述第五PNP三极管Q5的制造工艺不会再对所述基准电压产生影响，提高了所述基准电压的稳定性。
[0091]本发明实施例还提供一种带隙基准电路，所述带隙基准电路的电路结构如图3所示。参考图3，所述带隙基准电路包括带隙核心单元31和输出单元32，还包括适于提供第一偏置电流Ibl的第一偏置电流提供单元33和适于提供第二偏置电流Ib2的第二偏置电流提供单元34。所述带隙核心单元31的电路结构和工作原理与所述带隙核心单元21类似，所述输出单元32的电路结构和工作原理与所述输出单元22类似，在此不再赘述。
[0092]具体地，所述第一偏置电流提供单元33包括第四PMOS管M4和第六PNP三极管Q6。所述第四PMOS管M4的栅极连接所述第一 PMOS管Ml的栅极，所述第四PMOS管M4的源极适于连接所述第一电源线Vdd，所述第四PMOS管M4的漏极连接所述第六PNP三极管Q6的发射极并适于输出所述第一偏置电流Ibl。所述第六PNP三极管Q6的基极和所述第六PNP三极管Q6的集电极均适于连接所述第二电源线Vss。
[0093]所述第二偏置电流提供单元34包括第五PMOS管M5和第七PNP三极管Q7。所述第五PMOS管M5的栅极连接所述第一 PMOS管Ml的栅极，所述第五PMOS管M5的源极适于连接所述第一电源线Vdd，所述第五PMOS管M5的漏极连接所述第七PNP三极管Q7的发射极并适于输出所述第二偏置电流Ib2。所述第七PNP三极管Q7的基极和所述第七PNP三极管Q7的集电极均适于连接所述第二电源线Vss。
[0094]在本实施例中，所述第四PMOS管M4、第五PMOS管M5与第一 PMOS管Ml构成电流镜结构，产生第四电流14和第五电流15。所述第四电流14的电流值与第一电流Il的电流值的比值可以通过调整所述第四PMOS管M4的宽长比与所述第一 PMOS管Ml的宽长比的比值进行设置，所述第五电流15的电流值与第一电流Il的电流值的比值可以通过调整所述第五PMOS管M5的宽长比与所述第一 PMOS管Ml的宽长比的比值进行设置。在本实施例中，所述第四PMOS管M4的宽长比与所述第一 PMOS管Ml的宽长比相等，所述第五PMOS管M5的宽长比与所述第一 PMOS管Ml的宽长比相等，因此，所述第三电流14、第五电流15与所述第一电流Il相等。
[0095]需要说明的是，所述第一偏置电流提供单元33和第二偏置电流提供单元34并不限于本发明实施例提供的电路结构。在其他实施例中，也可以有其他多种变换结构，只要产生的第一偏置电流Ibl能够保证所述第三PNP三极管Q3工作于放大状态、第二偏置电流Ib2能够保证所述第四PNP三极管Q4工作于放大状态即可。
[0096]本发明实施例还提供一种带隙基准电路，所述带隙基准电路的电路结构如图4所示。参考图4，所述带隙基准电路包括带隙核心单元41和输出单元42，还包括与所述带隙核心单元41连接的启动单元43。所述带隙核心单元41的电路结构和工作原理与所述带隙核心单元21类似，所述输出单元42的电路结构和工作原理与所述输出单元22类似，在此不再赘述。
[0097]所述启动单元43适于向所述带隙核心单元41提供偏置电压，以保证所述带隙核心单元41能够在系统启动(上电)时进入正常工作状态。具体地，所述启动单元43包括第六PMOS管M6、第一 NMOS管M7以及第二 NMOS管M8。
[0098]所述第六PMOS管M6的栅极连接所述第一 NMOS管M7的栅极和第一 PMOS管Ml的栅极，所述第六PMOS管M6的源极适于连接所述第一电源线Vdd，所述第六PMOS管M6的漏极连接所述第一 NMOS管M7的漏极和所述第二 NMOS管M8的栅极。所述第一 NMOS管M7的源极适于连接所述第二电源线Vss。所述第二 NMOS管M8的漏极适于连接所述第一电源线Vdd，所述第二 NMOS管M8的源极适于连接所述第二电源线Vss。
[0099]需要说明的是，所述启动单元43并不限于本发明实施例提供的电路结构。在其他实施例中，也可以有其他多种变换结构，只要产生偏置电流电压能够保证所述带隙核心单元41在系统启动(上电)时进入正常工作状态即可。
[0100]综上所述，本发明技术方案提供的带隙基准电路消除了三极管的电流增益对其输出的基准电压的影响，提高了所述基准电压的稳定性。
[0101]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种带隙基准电路，其特征在于，包括带隙核心单元和输出单元: 所述带隙核心单元包括第一 PNP三极管、第二 PNP三极管、第三PNP三极管、第四PNP三极管、第一 PMOS管、第二 PMOS管、运算放大器以及偏置电阻； 所述第一 PMOS管的栅极连接所述第二 PMOS管的栅极和所述运算放大器的输出端，所述第一 PMOS管的源极适于连接第一电源线，所述第一 PMOS管的漏极连接所述第三PNP三极管的发射极； 所述第二 PMOS管的源极适于连接所述第一电源线，所述第二 PMOS管的漏极连接所述第四PNP三极管的发射极； 所述第三PNP三极管的基极适于输入第一偏置电流，所述第三PNP三极管的集电极连接所述运算放大器的第一输入端和所述偏置电阻的一端； 所述偏置电阻的另一端连接所述第一 PNP三极管的发射极； 所述第四PNP三极管的基极适于输入第二偏置电流，所述第四PNP三极管的集电极连接所述运算放大器的第二输入端和所述第二 PNP三极管的发射极； 所述第一 PNP三极管的基极、所述第一 PNP三极管的集电极、所述第二 PNP三极管的基极以及所述第二 PNP三极管的集电极均适于连接第二电源线，所述第二电源线提供的电源电压低于所述第一电源线提供的电源电压； 所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等； 所述第三PMOS管的栅极连接所述第一 PMOS管的栅极，所述第三PMOS管的源极适于连接所述第一电源线，所述第三PMOS管的漏极连接所述第五PNP三极管的发射极并适于输出基准电压； 所述第五PNP三极管的基极和所述第五PNP三极管的集电极均适于连接所述第二电源线。
2.如权利要求1所述的带隙基准电路，其特征在于，所述第一PMOS管的宽长比与所述第二 PMOS管的宽长比相等。
3.如权利要求1所述的带隙基准电路，其特征在于，所述第三PMOS管的宽长比与所述第一 PMOS管的宽长比相等。
4.如权利要求1所述的带隙基准电路，其特征在于，还包括:适于提供所述第一偏置电流的第一偏置电流提供单元和适于提供所述第二偏置电流的第二偏置电流提供单元。
5.如权利要求4所述的带隙基准电路，其特征在于，所述第一偏置电流提供单元包括第四PMOS管和第六PNP三极管； 所述第四PMOS管的栅极连接所述第一 PMOS管的栅极，所述第四PMOS管的源极适于连接所述第一电源线，所述第四PMOS管的漏极连接所述第六PNP三极管的发射极并适于输出所述第一偏置 电流； 所述第六PNP三极管的基极和所述第六PNP三极管的集电极均适于连接所述第二电源线。
6.如权利要求5所述的带隙基准电路，其特征在于，所述第四PMOS管的宽长比与所述第一 PMOS管的宽长比相等。
7.如权利要求4所述的带隙基准电路，其特征在于，所述第二偏置电流提供单元包括第五PMOS管和第七PNP三极管； 所述第五PMOS管的栅极连接所述第一 PMOS管的栅极，所述第五PMOS管的源极适于连接所述第一电源线，所述第五PMOS管的漏极连接所述第七PNP三极管的发射极并适于输出所述第二偏置电流； 所述第七PNP三极管的基极和所述第七PNP三极管的集电极均适于连接所述第二电源线。
8.如权利要求7所述的带隙基准电路，其特征在于，所述第五PMOS管的宽长比与所述第一 PMOS管的宽长比相等。
9.如权利要求1所述的带隙基准电路，其特征在于，还包括与所述带隙核心单元连接的启动单元，所述启动单元适于向所述带隙核心单元提供偏置电压。
10.如权利要求9所述的带隙基准电路，其特征在于，所述启动单元包括第六PMOS管、第一 NMOS管以及第二 NMOS管； 所述第六PMOS管的栅极连接所述第一 NMOS管的栅极和所述第一 PMOS管的栅极，所述第六PMOS管的源极适于连接所述第一电源线，所述第六PMOS管的漏极连接所述第一 NMOS管的漏极和所述第二 NMOS管的栅极； 所述第一 NMOS管的源极适于连接所述第二电源线； 所述第二 NMOS管的漏极适于连接所述第一电源线，所述第二 NMOS管的源极适于连接所述第二电源线。
【文档编号】G05F1/56GK103941796SQ201410145614
【公开日】2014年7月23日 申请日期:2014年4月11日 优先权日:2014年4月11日
【发明者】谭飞鸿 申请人:广州思信电子科技有限公司, 谭飞鸿