一种基于异构多核架构的导航解算装置的制作方法

本发明属于图像处理技术与导航技术交叉的领域，涉及一种基于异构多核架构的导航解算装置，是在天、惯、卫及其深组合条件下，实现高频导航姿态信息输出的信号处理装置。

技术背景

在现代空地一体化战争体系中,任何单一的导航系统往往难以满足各类军用导航的要求,需要将两种或者两种以上的导航系统结合起来,兼备各系统的优点而弥补缺陷,从而使新的导航系统具有单独导航系统所不具备的优良性能。

国内目前对于导航系统的设计主要是FPGA+DSP的结构，在FPGA中完成数据采集，在DSP中完成数据解算。随着导航姿态输出频率的提高，及天、惯、卫深组合的使用需求，现有的FPGA+DSP的结构不能满足计算和姿态输出的需求。

技术实现要素：

本发明的目的在于解决上述技术问题，提出并实现了一种基于异构多核架构的导航解算装置，该装置具有处理能力强、可靠性高和实时性强的特性，且具有较好的灵活性，可以有效的适应在天、惯、卫及其深组合导航条件下高频航姿输出的需求。

本发明是采用如下技术方案实现：

一种基于异构多核架构的导航解算装置，包括：异构多核处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；

所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP双核处理器连接有同步静态随机存储器DDR3。

优选地，异构多核处理核心中包含了可编程门阵列FPGA+ARM双核处理器+DSP双核处理器， FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联。构成一个高速互联的异构多核处理核心。

优选地，可编程门阵列FPGA包括以及连接的输入接口控制单元、信号预处理模块、DSP双核处理器控制模块、显示控制模块、ARM双核处理器控制模块、以及数据输出控制模块；所述DSP双核处理器控制模块还与ARM双核处理器控制模块连接；多个缓存FIFO分别与DSP双核处理器控制模块以及信号预处理模块连接；

优选地，传感器输入接口包括图像传感器接口、惯性姿态传感器接口、卫星传感器接口以及AD接口。

优选地，所述数据输入接口控制单元接收输入接口控制芯片送来的图像信息或传感器信息，并将其存入内部缓存。信号预处理模块完成对输入数据的预处理功能，ARM双核处理器控制模块用于控制连接在FPGA内部的ARM处理单元并完成各个数据单元之间的数据交换操作，DSP双核处理器控制模块用于控制连接在该FPGA上的DSP双核处理器及其数据交换操作。显示控制模块用于将处理结果发送给显示电路，它接收来自ARM双核处理器控制模块或DSP双核处理器控制模块送来的结果图像后，通过内设的显示缓存FIFO连接外部显示电路。数据输出控制模块完成处理结果数据的输出。

优选地，ARM双核处理器内部由AXI高速总线互联，内部包含控制命令响应模块，天、惯、卫及其深组合数据融合模块、数据互联模块。

优选地，DSP双核处理器包含天文图像处理模块、惯性传感器信号处理模块、卫星信号处理模块、数据互联模块。

本发明结合天、惯、卫及其深组合的发展和使用需求提出基于异构多核架构的导航解算装置。本发明的特点主要体现在：（1）高性能：本法明充分利用FPGA的并行处理特性、ARM处理器在控制系统中的灵活性，DSP处理器的高性能计算能力，通过高速总线将其互联，实现对天、惯、卫及其深组合的高频姿态输出。（2）灵活性：根据本发明装置的硬件结构特点，它主要由控制单元和处理单元组成。控制单元主要完成基本数据融合和通信功能，而处理单元完成对传感器信号的处理运算。可根据不同需要对本装置作硬件上的简单改动（如增减控制单元与运算处理单元的个数），这使得该装置成为一个可裁剪、可扩展，灵活性较强的系统。（3）可靠性：本发明装置根据其系统层次结构和任务功能可以具有两级容错机制，系统级容错和处理单元内部容错。其中，系统级容错通过引入同步控制机制，并可以通过对处理单元间运算时间差的判断来检测各个处理单元本身或基本处理单元之间的同步并行处理机制是否有故障产生。处理单元内部容错则是主要通过在控制单元和运算处理单元之间建立握手通信机制，依据超时判断等方法来检测是否有故障产生。

附图说明

图1是本基于异构多核架构的导航解算装置的原理框图。

图2是本导航解算装置的FPGA内部模块构成图。

图3是本导航解算装置中ARM双核处理器的工作流程图。

图4为本导航解算装置的实施图。

具体实施方式

一、首先介绍一下本发明的具体硬件结构。

本发明包括：异构处理核心，通过输入接口控制芯片与异构多核处理核心连接的传感器输入接口，以及通过输出接口控制芯片与异构多核处理核心连接的数据输出接口；所述异构多核处理核心包括有可编程门阵列FPGA以及ARM双核处理器和DSP双核处理器；

所述可编程门阵列FPGA连接有非易失性存储器和同步静态随机存储器DDR3；所述DSP双核处理器连接有同步静态随机存储器DDR3。

异构多核处理核心中包含了可编程门阵列FPGA+ARM双核处理器+DSP双核处理器， FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联。构成一个高速互联的异构多核处理核心。

可编程门阵列FPGA包括以及连接的输入接口控制单元、信号预处理模块、DSP双核处理器控制模块、显示控制模块、ARM双核处理器控制模块、以及数据输出控制模块；所述DSP双核处理器控制模块还与ARM双核处理器控制模块连接；多个缓存FIFO分别与DSP双核处理器控制模块以及信号预处理模块连接；

传感器输入接口包括图像传感器接口、惯性姿态传感器接口、卫星传感器接口以及AD接口。

数据输入接口控制单元接收输入接口控制芯片送来的图像信息或传感器信息，并将其存入内部缓存。信号预处理模块完成对输入数据的预处理功能，ARM双核处理器控制模块用于控制连接在FPGA内部的ARM处理单元并完成各个数据单元之间的数据交换操作，DSP双核处理器控制模块用于控制连接在该FPGA上的DSP双核处理器及其数据交换操作。显示控制模块用于将处理结果发送给显示电路，它接收来自ARM双核处理器控制模块或DSP双核处理器控制模块送来的结果图像后，通过内设的显示缓存FIFO连接外部显示电路。数据输出控制模块完成处理结果数据的输出。

ARM双核处理器内部由AXI高速总线互联，内部包含控制命令响应模块，天、惯、卫及其深组合数据融合模块、数据互联模块。

DSP双核处理器包含天文图像处理模块、惯性传感器信号处理模块、卫星信号处理模块、数据互联模块。

二、下面结合附图进行详细描述。

图1是本基于异构多核架构的导航解算装置的原理框图，可编程门阵列FPGA+ARM双核处理器+DSP双核处理器构成的异构多核处理核心。FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联，构成一个高速互联的异构多核处理核心。

传感器输入接口包括但不止于图像数据输入接口、惯性姿态传感器接口、卫星传感器接口、AD接口，完成外部信号的输入功能。

基于异构多核架构的导航解算装置，包括有可编程门阵列FPGA+ARM双核处理器+DSP双核处理器构成的异构多核处理核心。包括输入接口连接接插件、输出接口连接接插件，输入接口控制芯片，输出接口控制芯片，数据缓存，图像接口显示电路，控制核心中FPGA、ARM双核处理器、DSP双核处理器的配置芯片，非易失性存储器和同步静态随机存储器DDR3。

（1）基于异构多核处理架构的处理核心：在一个处理核心中包含了可编程门阵列FPGA+ARM双核处理器+DSP双核处理器， FPGA和ARM双核处理器封装在同一个芯片中，ARM双核处理器之间通过内部高速总线互联，DSP双核处理器之间通过内部高速互联总线互联，ARM双核处理器与DSP双核处理器之间通过互联总线互联。构成一个高速互联的异构多核处理核心。

（2）异构多核处理核心中的FPGA作为输入输出接口控制单元和信号预处理单元，内部包括数据输入接口控制单元、信号预处理模块、ARM双核处理器控制模块、DSP双核处理器控制模块、数据输出控制模块、显示控制模块及多个缓存FIFO。数据输入接口控制单元接收输入接口控制芯片送来的图像信息或传感器信息，并将其存入内部缓存。信号预处理模块完成对输入数据的预处理功能，ARM双核处理器控制模块用于控制连接在FPGA内部的ARM处理单元并完成各个数据单元之间的数据交换操作，DSP双核处理器控制模块用于控制连接在该FPGA上的DSP双核处理器及其数据交换操作。显示控制模块用于将处理结果发送给显示电路，它接收来自ARM双核处理器控制模块或DSP双核处理器控制模块送来的结果图像后，通过内设的显示缓存FIFO连接外部显示电路。数据输出控制模块完成处理结果数据的输出。

（3）异构多核处理核心中的ARM双核处理器作为控制单元和信息融合单元。它接收来自DSP双核处理器发送过来的天文传感器解算结果、惯性传感器解算结果、卫星信号解算结果，实现信息融合功能，并实现和控制系统的信息交互功能。

（4）异构多核处理核心中的DSP双核处理器作为运算单元，完成对天文传感器、惯性传感器、卫星传感器的信号处理功能，并传送到ARM双核处理器中。

（5）非易失性存储器FLASH连接在FPGA和DSP双核处理器的外部存储器接口上作为配置芯片存储其启动程序。

（6）同步动态存储器DDR3，它作为ARM双核处理器和DSP双核处理器的外部扩充存储设备，其主要作用是在ARM和DSP进行计算时存储运算的中间结果。

如图2所示，异构多核处理核心中的FPGA作为输入输出接口控制单元和信号预处理单元，内部包括数据输入接口控制单元、信号预处理模块、ARM双核处理器控制模块、DSP双核处理器控制模块、数据输出控制模块、显示控制模块及缓存FIFO。数据输入接口控制单元接收输入接口控制芯片送来的图像信息或传感器信息，并将其存入内部缓存。信号预处理模块完成对输入数据的预处理功能，ARM双核处理器控制模块用于控制连接在FPGA内部的ARM处理单元并完成各个数据单元之间的数据交换操作，DSP双核处理器控制模块用于控制连接在该FPGA上的DSP双核处理器及其数据交换操作。显示控制模块用于将处理结果发送给显示电路，它接收来自ARM双核处理器控制模块或DSP双核处理器控制模块送来的结果图像后，通过内设的显示缓存FIFO连接外部显示电路。数据输出控制模块完成处理结果数据的输出。

异构多核处理核心中的ARM双核处理器作为控制单元和信息融合单元。它接收来自DSP双核处理器发送过来的天文传感器解算结果、惯性传感器解算结果、卫星信号解算结果，实现信息融合功能，并实现和控制系统的信息交互功能，其工作流程如下图3所示。

异构多核处理核心中的DSP双核处理器作为运算单元，完成对天文传感器、惯性传感器、卫星传感器的信号处理功能，并传送到ARM双核处理器中。

非易失性存储器FLASH连接在FPGA和DSP双核处理器的外部存储器接口上作为配置芯片存储其启动程序。

同步动态存储器DDR3，它作为ARM双核处理器和DSP双核处理器的外部扩充存储设备，其主要作用是在ARM和DSP进行计算时存储运算的中间结果。

图4为该系统的一个实施例。该实例采用的方案为一个带ARM双核处理器的FPGA加上1个DSP双核处理器的模式。完成惯性传感器和卫星传感器的信号预处理，数据数据、姿态解算输出的功能。

数据隔离器用于采集3路陀螺信号、3路加表信号、卫星传感器信号及外部输入时钟信号，使用ISO7420作为数字隔离器，通过FPGA内部的输入控制模块将信号采集到FPGA中。

数据预处理模块的功能有：

（1）完成同步信号输出；

（2）陀螺仪、加速度计、温度传感器的滤波；

（3）脉冲量到加速度增量和角增量的换算；

（4）圆锥划桨等动态误差补偿。

DSP双核处理器完成的功能有：

（1）设备初始对准；

（2）惯性姿态解算，包括航姿、速度和位置更新；

ARM双核处理器完成的功能有：

（1）卫星导航姿态解算更新；

（2）惯性姿态信息更新；

（3）卫星导航姿态解算与惯性姿态信息融合；

（4）设备各软硬件模块自检，运行状态监控；

（5）与上位机（显控装置）通讯。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其的限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。