行列互联的异构多核心类脑芯片及其使用方法
【专利摘要】本发明提供一种行列互联的异构多核心类脑芯片及其使用方法，所述类脑芯片中，连线模拟神经元网格中的突触，其中横向连线代表神经元的树突，纵向连线代表神经元的轴突；信号处理核心代表神经元细胞体的功能，其位于行列连线的对角线交叉位置，根据输入信号决定是否进入神经元的兴奋状态，并将兴奋的程度转化为输出电压输出到纵向连线；信号传输核心代表神经元的学习记忆功能，其位于所有编号不同的横向连线和纵向连线交叉点处，从纵向连线获取输入电压信号，经过特定算法计算后，将结果输出到横向连线上。所述使用方法包括学习模式和工作模式。本发明的行列互联的异构多核心类脑芯片能够记忆概念和概念之间的关系，并根据记忆内容，完成预测功能。
【专利说明】
行列互联的异构多核心类脑芯片及其使用方法
技术领域
[0001]本发明属于半导体存储集成电路领域，涉及一种行列互联的异构多核心类脑芯片及其使用方法。
【背景技术】
[0002]人的大脑通过视觉、听觉、触觉等等多种途径每天处理大量的信息，在推理、识别、联想、预测等等方面的能力是计算机系统难以匹敌的，但据估算一个成年人的大脑功耗仅仅只有20W左右，而信息在大脑中的传递速度也仅能达到毫秒量级。如何从人类大脑的工作方式中获得启发，改善计算机体系的运行方式，以达到高效率低功耗运行的目的，同时能够按照人类的思维方式去处理数据，提供服务则是众多研究者和公司亟待解决的问题。
[0003]神经网络计算已经形成了一个非常成熟完善的理论体系，模仿大脑神经网络的并行处理机制，组成多输入多输出系统，通过大量数据的训练使得该系统有越来越准确的预测能力。这一系统起初是在计算机软件中实现，为了提高计算效率，更多的硬件系统利用处理器、FPGA(Field Programmable Gate Array，现场可编程门阵列)等技术实现算法的硬件加速。更进一步的，IBM公司已在多年前启动了人工智能的Watson电脑系统项目，新近研发的第二代TrueNorth芯片实现了模拟一百万神经元的处理芯片，其功耗仅70mW，引领了智能处理芯片领域的研发，而IBM公司提出的“认知计算”也成为了学术界和企业界的研发热点。
[0004]相变存储和忆阻器技术等新的存储技术的兴起为类脑计算提供了一种新的器件，其核心特性在于纳米功能材料电阻值可以在电流的作用下发生改变，而这种变化并不因系统断电而丢失，这种特性与神经元突触连接的行为极为相似。结合经过多年发展而来的神经网络理论，针对不同的应用领域，已有多种类脑电路方案提出。相对于传统的软件算法完成神经网络计算功能，硬件方案能够快速收敛，有效提升了性能，降低了功耗。
[0005]然而，在仿脑或仿神经元网络方向上，存储技术的研究进展相比计算技术要慢得多，人脑记忆的原理与计算机的存储方式相去甚远。其中最根本的区别在于，人脑以概念及概念间的逻辑关系作为主要记忆的内容，并不对图像、声音、文字等原始信息数据进行长期的记忆，而每一个概念则是由一组神经元代表，复杂的概念则需要很多神经元来表达，人脑的神经元并不像传统的神经网络那样有着明确分层的结构，有着清晰的兴奋传输方向，人脑的思考方式与计算机的计算方式有着巨大的差别，而概念和概念之间的关系则在现有的一些神经网络计算的方案中常常被忽略。也正因如此，对现实世界的理解仍然缺乏有效的硬件解决方案和相应理论。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种行列互联的异构多核心类脑芯片及其使用方法，用于应对现有技术中计算机体系难以对世界形成有效表达的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种行列互联的异构多核心类脑芯片，所述类脑芯片包括多核心阵列区、输入模块、输出模块、控制模块及相应的输入引脚、输出引脚与控制引脚，其中:
[0008]所述多核心阵列区包括至少两个信号处理核心、至少两个信号传输核心、至少两条横向连线及至少两条纵向连线;所述信号处理核心占据相同编号的横向连线和纵向连线的交叉位置，并具有一个输入接口与一条所述横向连线相连，具有一个输出接口与所述纵向连线相连;所述信号传输核心占据不同编号的横向连线和纵向连线的交叉位置，并具有一个输入接口与所述纵向连线相连，具有一个输出接口与所述横向连线相连；
[0009]所述输入模块的输入接口连接芯片输入引脚及所述纵向连线，输出接口连接所述横向连线，并连接所述控制模块以获取控制信息；
[0010]所述输出模块的输入接口连接所述纵向连线，输出接口连接芯片的输出引脚，并连接所述控制模块以获取控制信息；
[0011]所述控制模块连接所述信号处理核心、信号传输核心、输入模块及输出模块，并通过芯片的控制引脚接收芯片外部的控制信息，根据所述控制信息产生相应的控制信号输出至所述信号处理核心、信号传输核心、输入模块或输出模块。
[00?2]可选的，所述多核心阵列区包括η个信号处理核心、η2-η个信号传输核心、η条横向连线及η条纵向连线，其中，η为大于I的整数。
[0013]可选的，所述信号处理核心的输入接口及输出接口均为模拟信号接口。
[0014]可选的，所述信号处理核心将其输入接口所连接的横向连线稳定到预设电压，并将此时该输入接口的输入电流转变为电压信号，通过其输出接口输出到其所连接的纵向连线上。
[0015]可选的，所述信号处理核心包括一运算放大电路;所述运算放大电路的正极输入接地;所述运算放大电路的负极输入分为两路，其中一路通过一具有固定阻值的转换电阻连接其输出，另一路通过一横向连线接入开关接入所述横向连线;所述运算放大电路的输出通过一纵向连线接入开关接入所述纵向连线。
[0016]可选的，所述信号传输核心的输入接口及输出接口均为模拟信号接口。
[0017]可选的，所述信号传输核心的输入接口的输入电阻大于1ΜΩ。
[0018]可选的，所述信号传输核心将其输入接口的输入电压转变为电流信号，通过其输出接口输出到其所连接的横向连线上。
[0019]可选的，所述信号传输核心包括一二极管;所述二极管通过一可变电阻连接到一可控开关;所述可控开关包括第一连接点及第二连接点；所述第一连接点接入所述横向连线;所述第二连接点分为两路，其中一路通过一固定电阻接入所述横向连线，另外一路连接一 MOS管的栅极;所述MOS管的源极通过一限流电阻接入固定电压，漏极接入所述横向连线。
[0020]可选的，所述可变电阻选用相变存储器及忆阻器中的任意一种。
[0021]可选的，所述输入模块与芯片输入引脚连接的输入接口采用数字信号接口或模拟信号接口。
[0022]可选的，所述输入模块将其输入接口获取的芯片输入信号生成一系列电压信号，并根据所述控制模块的控制信号，将这一系列电压信号转化为电流信号分别输出到每一条所述横向连线上。
[0023]可选的，所述输入模块包括与所述控制模块相连的输入驱动电路、比对电路、输入选通交换电路及行操作驱动电路;所述输入驱动电路与所述比对电路相连，所述比对电路及所述行操作驱动电路均与所述输入选通交换电路连接。
[0024]可选的，所述输出模块与芯片输出引脚连接的输出接口采用数字信号接口或模拟信号接口。
[0025]可选的，所述输出模块将其输入接口获取的纵向连线电压转换成模拟信号或数字信号，并通过其输出接口输出。
[0026]可选的，所述输出模块包括与所述控制模块相连的输出选通交换电路、输出驱动电路及列操作电路;所述输出驱动电路及列操作电路均连接于所述输出选通交换电路。
[0027]本发明还提供一种行列互联的异构多核心类脑芯片的使用方法，所述行列互联的异构多核心类脑芯片采用如上任意一项所述的行列互联的异构多核心类脑芯片，其中，所述使用方法包括工作模式及学习模式。
[0028]可选的，所述使用方法的输入输出定义包括:
[0029]将一组m个相互关联的概念从I至m分别编号，其中，m不大于所述类脑芯片的信号处理核心数目；
[0030]将每个概念量化为符合芯片输入引脚输入范围限制的电压信号;所述电压信号的高低对应于相应概念成立的概率；
[0031 ]在芯片工作时，外围电路对相关概念当前成立的概率进行检测;对于检测到的，将成立的概率转换成电压信号从芯片的输入引脚输入;对于未检测到的或无法检测的，则对应芯片输入引脚保持高阻;芯片按照预设协议从芯片输入引脚获得所有概念的状态，并为芯片内部异构多核心阵列提供信号输入；
[0032]经过预设稳定时间后，阵列内各条连线上的信号达到平衡，将平衡后所述纵向连线上的电压信号通过芯片输出引脚输出，各输出电平对应相应概念预测成立概率。
[0033]可选的，所述工作模式的运行方法包括:
[0034]所述控制模块将所有核心和模块均设置为工作状态；
[0035]输入信号经所述输入模块采样后，与所述输出模块提供的预测结果进行比对，并按照预设规则转化为电流信号从相应横向连线中输入;若输入信号为高阻，则向对应横向连线上输入零电流；
[0036]所述横向连线上所有所述信号传输核心的输出接口所输出的电流与所述输入模块输入的电流相加后流入该横向连线上的唯一一个所述信号处理核心的输入接口，所述信号处理核心将输入电流转化成电压信号从其输出接口输出到所述纵向连线；
[0037]所述纵向连线上所有所述信号传输核心从该纵向连线上唯一一个所述信号处理核心的输出接口获取当前的电压信号，并转换成电流信号输出到各自的横向连线上；
[0038]等待预设时间或检测到所述纵向连线上的电平稳定后，所述输出模块一方面将稳定后的电压信号传递给所述输入模块供其使用，另一方面将该电压信号从芯片输出引脚输出。
[0039]可选的，所述学习模式的运行方法包括:
[0040]所述控制模块将所有核心和模块设置为学习状态，并向所述输入模块和所述输出模块发送控制信号轮流选通各列传输核心进行数据写入；
[0041]所述输入模块将在最后一次工作状态时的输入信号和从所述输出模块获取的信号进行比对的结果保持，并在所述控制模块的控制下根据比对结果向所述横向连线发送写电流；
[0042]所述输出模块在所述控制模块的控制下轮流选通所述信号传输核心；
[0043]所述信号处理核心释放其输入接口和输出接口，与各连线保持高阻；
[0044]所述信号传输核心将其内部可变电阻两端分别连通知其输入接口和输出接口，在写电流作用下实现阻值的变化。
[0045]可选的，所述类脑芯片以主动方式运行;所述控制模块按照预设频率使所述类脑芯片在工作模式和学习模式之间周期性切换，自动根据输入进行学习，并动态调整输出。
[0046]可选的，所述类脑芯片以纯学习模式运行;所有需要训练的序列通过芯片输入引脚依次传输给所述输入模块，所述控制模块将所述类脑芯片保持在学习状态，完成所述信号传输核心一次性写入。
[0047]可选的，所述类脑芯片以纯工作模式运行;所述控制模块将所述类脑芯片保持在工作状态，所有所述信号传输核心按照预先已经训练过的状态进行信号转换。
[0048]如上所述，本发明的行列互联的异构多核心类脑芯片及其使用方法，具有以下有益效果:本发明的行列互联的异构多核心类脑芯片中，连线模拟神经元网格中的突触，其中横向连线代表神经元的树突，纵向连线代表神经元的轴突；信号处理核心代表神经元细胞体的功能，其位于行列连线的对角线交叉位置，根据输入信号决定是否进入神经元的兴奋状态，并将兴奋的程度转化为输出电压输出到纵向连线；信号传输核心代表神经元的学习记忆功能，其位于所有编号不同的横向连线和纵向连线交叉点处，从纵向连线获取输入电压信号，经过特定算法计算后，将结果输出到横向连线上。本发明的行列互联的异构多核心类脑芯片能够记忆概念和概念之间的关系，并根据记忆内容，完成预测功能。
【附图说明】
[0049]图1显示为本发明的行列互联的异构多核心类脑芯片内部核心阵列互连的示意图。
[0050]图2显示为本发明的行列互联的异构多核心类脑芯片中信号处理核心的设计实例示意图。
[0051]图3显示为本发明的行列互联的异构多核心类脑芯片中信号传输核心的设计实例示意图。
[0052]图4显示为本发明的行列互联的异构多核心类脑芯片中输出模块的设计实例结构示意图。
[0053]图5显示为本发明的行列互联的异构多核心类脑芯片中输入模块的设计实例结构示意图。
[0054]元件标号说明
[0055]I类脑芯片
[0056]2输入模块与横向连线的接口
[0057]3纵向连线与输出模块的接口
[0058]4信号处理核心
[0059]5信号传输核心
[0060]6横向连线
[0061 ]7纵向连线
[0062]8多核心阵列区
[0063]9输出模块
[0064]10控制模块
[0065]11输入模块
[0066]12输入引脚
[0067]13输出引脚
[0068]14控制引脚
[0069]15转换电阻
[0070]16横向连线接入开关
[0071]17纵向连线接入开关
[0072]18运算放大器
[0073]19 二极管
[0074]20可变电阻
[0075]21可控开关
[0076]22分压电阻
[0077]23 MOS管
[0078]24限流电阻
[0079]25输出选通交换电路
[0080]26列操作驱动电路[0081 ]27输出驱动电路
[0082]28输出模块控制信号[0083I29纵向连线反馈信号
[0084]30比对电路
[0085]31行操作驱动电路
[0086]32输入驱动电路
[0087]33输入选通交换电路
[0088]34控制信号
【具体实施方式】
[0089]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0090]请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0091]本发明提供一种行列互联的异构多核心类脑芯片，请参阅图1，显示为所述类脑芯片I的互连示意图，包括多核心阵列区8、输入模块11、输出模块9、控制模块10及相应的输入引脚、输出引脚与控制引脚，其中:
[0092]所述多核心阵列区10包括至少两个信号处理核心4、至少两个信号传输核心5、至少两条横向连线6及至少两条纵向连线7;
[0093]所述输入模块11的输入接口连接芯片输入弓I脚12及所述纵向连线7，输出接口连接所述横向连线6(图1中示出了输入模块与横向连线的接口 2)，并连接所述控制模块10以获取控制ig息；
[0094]所述输出模块9的输入接口连接所述纵向连线7(图1中示出了纵向连线与输出模块的接口 3 )，输出接口连接芯片的输出引脚13，并连接所述控制模块1以获取控制信息；
[0095]所述控制模块10连接所述信号处理核心4、信号传输核心5、输入模块11及输出模块12，并通过芯片的控制引脚14接收芯片外部的控制信息，根据所述控制信息产生相应的控制信号输出至所述信号处理核心4、信号传输核心5、输入模块11或输出模块12。
[0096]需要说明的是，本实施例中，所述横向连线6是指行方向上的连线，所述纵向连线7是指列方向上的连线，然而在其它实施例中，所述横向连线6及纵向连线7的方向可以互换，此处不应过分限制本发明的保护范围。
[0097]为了便于说明各个核心与各条连线之间的相对位置关系，将所述横向连线自上而下依次依次命名为11、1^、1^3、……、Ln，将所述纵向连线自左向右依次命名为Cl、C2、C3、……、Cn，其中I?η为编号。
[0098]作为不例，所述多核心阵列区8包括η个信号处理核心4、η2-η个信号传输核心5、η条横向连线6及η条纵向连线7，其中，η为大于I的整数。其中，所述信号处理核心5占据相同编号的横向连线6和纵向连线7的交叉位置，并具有一个输入接口与一条所述横向连线6相连，具有一个输出接口与所述纵向连线7相连;所述信号传输核心5占据不同编号的横向连线6和纵向连线7的交叉位置，并具有一个输入接口与所述纵向连线7相连，具有一个输出接口与所述横向连线6相连。
[0099]本发明的行列互联的异构多核心类脑芯片模仿神经元网络的构成方式，具体对应关系如下:连线模拟神经元网格中的突触，其中横向连线代表神经元的树突，一个神经元可以有多个树突从外界获取刺激，传输给细胞体，与之类似，横向连线上可挂载多个核心的输出；而纵向连线代表神经元的轴突，一个神经原通常只有一个轴突，将神经元细胞体的兴奋情况传递到远端其它神经元，与之类似，纵向连线上可以挂载多个核心的输入，并为连线上每个核心提供完全相同的电压信号。
[0100]芯片内多核心之间的通信以及芯片通过引脚与片外器件之间的信号传递采用模拟连线的方式。相对于数字总线，使用模拟连线传输信号速度更快，功耗更低，系统稳定收敛性好，但信号传递会有损耗，难以远距离或多级级联方式传输，当芯片规模较大时，适度增加驱动电路可保证系统正常运行;另外，由于组成阵列后，阵列的输入输出接口数量为信号处理核心数量的两倍，因此，如果全部作为PIN脚引出，则会导致引脚过多而难以实现封装，因此，芯片的输入输出接口可以采用数字总线方式，或者数模混合方式，通过分时或总线协议的方式将输入输出电平信号传递到阵列连线上，而且，数字总线接口传输可靠性好，便于系统设计，以及与现有计算机电路连接。即本发明中，所述多核心阵列区8以模拟电路为主，但根据应用场景和实际需求不同，芯片的接口可以以模拟接口和数字接口为主的两种形式实现，不同实现方案中，接口的具体实现方法不同，但功能类似。
[0101]具体的，所述信号处理核心4代表神经元细胞体的功能，其位于行列连线的对角线交叉位置，主要功能是从所述横向连线获取输入电流，然后核心内部信号处理电路根据输入信号决定是否进入神经元的兴奋状态，并将兴奋的程度(或称概率)转化为电压信号输出到纵向连线上。
[0102]作为示例，每个信号处理核心的信号处理电路相同，且不随芯片的使用而改变，但允许芯片为其保留一个配置端口，根据实际应用需要对这一行为进行一定程度的配置。
[0103]作为示例，所述信号处理核心4的输入接口及输出接口均为模拟信号接口，其内部电路将其输入接口所连接的横向连线稳定到预设电压，并将此时该输入接口的输入电流转变为电压信号，通过其输出接口输出到其所连接的纵向连线上。其中，所述预设电压可以固定或通过所述控制模块配置。输出电压大小按照预设算法与输入电流严格相关。
[0104]具体的，所述预设算法可在一定上被所述控制模块的控制信息所改变，这种改变可以使芯片的功能更为丰富，例如，在一种实施例中，所述预设算法可以加入延迟功能，使信号处理核心的输出参照时间差t之前的输入计算，从而使得芯片可以实现定时性事件的处理，而t的长短若通过控制模块进行控制，则可以进一步实现对定时性时间发生的提前预测输出功能。在另一实施例中，所述预设算法还可以加入“关注”或“忽略”功能，使当前较为“关注”的对象所对应的信号处理核心的输出较正常情况下按一定比例增大，而使当前需要“忽略”的对象所对应的信号处理核心的输出较正常情况下按一定比例减小，可实现芯片的“注意力”调整功能。
[0105]作为示例，如图2所示，所述信号处理核心4包括一运算放大电路18;所述运算放大电路18的正极输入接地;所述运算放大电路18的负极输入分为两路，其中一路通过一具有固定阻值的转换电阻15连接其输出，另一路通过一横向连线接入开关16接入所述横向连线6;所述运算放大电路18的输出通过一纵向连线接入开关17接入所述纵向连线6。
[0106]所述横向连线接入开关16、所述纵向连线开关17的可控开关电路及所述运算放大电路18均可采用现有的传统电路实现，此处不应过分限制本发明的保护范围。
[0107]如前文所述，所述信号处理核心4所接入的横向连线6和纵向连线7具有相同的编号。图2所示电路的具体工作方法为:
[0108]在工作模式，可控的横向连线接入开关16和纵向连线接入开关17在控制模块10的控制下连通，运算放大电路18将横向连线6的电平稳定到0V，并将横向连线上输入的电流转变为电压，输出到纵向连线7上。
[0109]在学习模式，可控的横向连线接入开关17和纵向连线接入开关17在控制模块10的控制下断开，运算放大器电路脱离阵列连线，以避免干扰写入电流。
[0110]具体的，所述信号传输核心5代表神经元的学习记忆功能，其位于所有编号不同的横向连线和纵向连线交叉点处，主要功能是通过其输入接口从纵向连线获取输入电压信号(输入电压)，经过特定算法计算后，将结果通过其输出接口输出到其所连接横向连线上。
[0111]作为示例，所述信号传输核心5的输入接口为模拟信号接口，且输入接口的输入电阻大于IM Ω，所述信号传输核心5检测其输入接口的电压作为输入。所述信号传输核心5的输出接口也为模拟信号接口，输出电流信号，输出电流大小按照预设算法与输入电压大小和内置可变电阻器件阻值严格相关，该可变电阻器件可在控制模块与核心内部电路配合下改变阻值，但系统下电不会导致阻值的变化。
[0112]作为示例，如图3所示，所述信号传输核心5包括一二极管19;所述二极管19通过一可变电阻20连接到一可控开关21;所述可控开关21包括第一连接点B及第二连接点A;所述第一连接点B接入所述横向连线6;所述第二连接点A分为两路，其中一路通过一固定电阻22接入所述横向连线6，另外一路连接一 MOS管23的栅极;所述MOS管23的源极通过一限流电阻24接入固定电压，漏极接入所述横向连线6。
[0113]图3所示电路的具体工作方法为:
[0114]在工作模式，可控开关21连接A点，纵向总线的电压经过二极管19阈值降压后，被可变电阻20和固定电阻22分压，形成MOS管23的栅极电压，理想的MOS管可以等效为压控电流源，通过源漏输出相应的电流，而限流电阻24则保证输出的电流不超过上限。
[0115]在学习模式，可控开关21连接B点，将可变电阻20通过二极管19直接连接在横向连线6和纵向连线7之间，供写入电流操作。
[0116]作为示例，所述可变电阻包括但不限于相变存储器PCRAM及忆阻器Memristor中的任意一种。
[0117]需要指出的是，尽管所述信号传输核心5与所述信号处理核心4都是输入信号到输出信号的转换算法，信号传输核心的处理方法与信号处理核心的算法主要的不同之处在于:信号传输核心的算法无需配置，在芯片首次使用前会初始化到一定的状态，在初始状态下，所有传输核心的内建可变电阻值均相同，对同样的输入信号有着相同的输出。然而随着使用时间的增加，其转换算法将根据输入信号的历史进行调整，使用一段时间后，各传输核心的算法将因在学习模式下改变了内建可变电阻的阻值而出现差异，而且这种差异将随着进一步的使用而持续的变化。这个过程代表的是神经元的学习记忆功能，而这种改变则表示了不同神经元之间相互响应的行为差异。
[0118]具体的，所述输出模块9的主要功能是将其输入接口获取的纵向连线电压转换成模拟信号或数字信号，并通过其输出接口输出。
[0119]作为示例，所述输出模块9与芯片输出引脚连接的输出接口采用数字信号接口或模拟信号接口。
[0120]作为示例，如图4所示，所述输出模块9包括与所述控制模块14相连的输出选通交换电路25、输出驱动电路27及列操作电路26;所述输出驱动电路27及列操作电路26均连接于所述输出选通交换电路25。其中，图4中还示出了纵向连线与输出模块的接口3、输出模块控制信号28及芯片输出引脚13。阵列纵向连线7通过所述纵向连线与输出模块的接口 3接入输出模块9内的输出选通交换电路25，被选通连接至列操作驱动电路26或输出驱动电路27并经输出引脚13引出。
[0121]图4所示电路的具体工作方法为:
[0122]在工作模式，输出选通交换电路25将纵向连线7上的信号选通至输出驱动电路27，经转换驱动后输出。
[0123]在学习模式，输出选通交换电路25将需要写入的列所对应的纵向连线信号选通至列操作驱动电路，在控制模块的统一控制下，根据输出模块控制信号28与输入模块选通的行操作驱动电路配合完成可变电阻的写入。
[0124]具体的，所述输入模块11的主要功能是将其输入接口获取的芯片输入信号生成一系列电压信号，并根据所述控制模块的控制信号，将这一系列电压信号转化为电流信号分别输出到每一条所述横向连线上。
[0125]作为示例，所述输入模块11与芯片输入引脚连接的输入接口采用数字信号接口或模拟信号接口。
[0126]作为示例，如图5所示，所述输入模块11包括与所述控制模块14相连的输入驱动电路32、比对电路30、输入选通交换电路33及行操作驱动电路31;所述输入驱动电路32与所述比对电路30相连，所述比对电路30及所述行操作驱动电路31均与所述输入选通交换电路33连接。其中，图5中还示出了芯片输入引脚12、纵向连线反馈信号29、控制信号34及输入模块与横向连线的接口 2。芯片输入信号通过输入引脚12接入输入模块11内的输入驱动电路32，转换后传输给比对电路30，与纵向连线反馈信号29比较，生成横向连线所需输入电流，输入选通交换电路33按照当前状态将行操作驱动电路31产生的驱动信号或比对电路30输出的横向连线输入电流信号通过输入模块与横向连线的接口 2接入横向连线6。
[0127]图5所示电路的具体工作方法如下:
[0128]在工作模式，输入选通交换电路33将比对电路30输出的横向连线输入电流接入横向连线6。
[0129]在学习模式，输入选通交换电路33将需要写入的行所对应的横向连线信号选通至行操作驱动，在控制模块的统一控制下，行操作驱动产生写信号，在控制信号34的控制下与输出模块选通的列操作驱动配合完成可变电阻的写入。
[0130]本发明的行列互连的异构多核心类脑芯片的主要功能为记忆概念和概念之间的关系，并依据记忆内容，完成预测功能。主要使用方法为:
[0131]对于容量为M的类脑芯片，内部具有M条横向连线和M条纵向连线构成行列结构，横向连线和纵向连线均编号为I到M，编号相同的横向连线和纵向连线交叉点连接一个编号为M的信号处理核心，其它编号不同的横向连线和纵向连线交叉点连接的信号转换核心则按照其连线编号进行标识，如X号纵向连线与y号横向连线交叉点连接的信号转换核心标识为(x,y)。
[0132]使用时，将概念和编号对应，将通过识别或语义分析获得的一组概念的成立几率作为输入分别从芯片的输入接口输入，进入横向连线，此时所有的信号处理核心对连线信号进行处理，判断是否产生兴奋及产生兴奋的强度，并从各自的输出接口输出到纵向连线。所有信号转换核心获取纵向连线上的输出信号后，综合以前的转换历史，按照一定的算法产生输出信号传输到横向连线上，与该横向连线上其它输出信号混合，提供给该连线上的信号处理核心。
[0133]经过一定的时间后，所有的核心输出结果不再变化，或变化的范围已经低于一定的阈值，则认为输出已经稳定，输出结果为在已有记忆的基础上，对输入的预测。
[0134]本发明的行列互联的异构多核心类脑芯片的使用方法包括工作模式及学习模式。作为示例，所述使用方法的输入输出定义包括:
[0135]将一组m个相互关联的概念从I至m分别编号，其中，m不大于所述类脑芯片的信号处理核心数目；
[0136]将每个概念量化为符合芯片输入引脚输入范围限制的电压信号;所述电压信号的高低对应于相应概念成立的概率；
[0137]在芯片工作时，外围电路对相关概念当前成立的概率进行检测;对于检测到的，将成立的概率转换成电压信号从芯片的输入引脚输入;对于未检测到的或无法检测的，则对应芯片输入引脚保持高阻;芯片按照预设协议从芯片输入引脚获得所有概念的状态，并为芯片内部异构多核心阵列提供信号输入；
[0138]经过预设稳定时间后，阵列内各条连线上的信号达到平衡，将平衡后所述纵向连线上的电压信号通过芯片输出引脚输出，各输出电平对应相应概念预测成立概率。
[0139]作为示例，所述工作模式的运行方法包括:
[0140]所述控制模块将所有核心和模块均设置为工作状态；
[0141]输入信号经所述输入模块采样后，与所述输出模块提供的预测结果进行比对，并按照预设规则转化为电流信号从相应横向连线中输入;若输入信号为高阻，则向对应横向连线上输入零电流；
[0142]所述横向连线上所有所述信号传输核心的输出接口所输出的电流与所述输入模块输入的电流相加后流入该横向连线上的唯一一个所述信号处理核心的输入接口，所述信号处理核心将输入电流转化成电压信号从其输出接口输出到所述纵向连线；
[0143]所述纵向连线上所有所述信号传输核心从该纵向连线上唯一一个所述信号处理核心的输出接口获取当前的电压信号，并转换成电流信号输出到各自的横向连线上；
[0144]等待预设时间或检测到所述纵向连线上的电平稳定后，所述输出模块一方面将稳定后的电压信号传递给所述输入模块供其使用，另一方面将该电压信号从芯片输出引脚输出。
[0145]作为示例，所述学习模式的运行方法包括:
[0146]所述控制模块将所有核心和模块设置为学习状态，并向所述输入模块和所述输出模块发送控制信号轮流选通各列传输核心进行数据写入；
[0147]所述输入模块将在最后一次工作状态时的输入信号和从所述输出模块获取的信号进行比对的结果保持，并在所述控制模块的控制下根据比对结果向所述横向连线发送写电流；
[0148]所述输出模块在所述控制模块的控制下轮流选通所述信号传输核心；
[0149]所述信号处理核心释放其输入接口和输出接口，与各连线保持高阻；
[0150]所述信号传输核心将其内部可变电阻两端分别连通知其输入接口和输出接口，在写电流作用下实现阻值的变化。
[0151]需要指出的是，本发明的行列互联的异构多核心类脑芯片可以以主动方式运行、纯学习模式运行或纯工作模式运行。
[0152]具体的，在主动方式下，所述控制模块按照预设频率使所述类脑芯片在工作模式和学习模式之间周期性切换，自动根据输入进行学习，并动态调整输出。
[0153]在纯学习模式下;所有需要训练的序列通过芯片输入引脚依次传输给所述输入模块，所述控制模块将所述类脑芯片保持在学习状态，完成所述信号传输核心一次性写入。
[0154]具体的，批量训练时，输入信号成组依次组成训练序列从芯片输入引脚输入。每一组信号中，信号的强弱代表信号间的相关性，芯片接受到一组信号输入后，根据相关性分别对相关信号相应互联的传输核心内的可变电阻直接进行修改，完成写入。批量的训练序列依次处理完后，芯片内的所有传输核心可以以这种类似于下载的方式一次性完成训练过程，而实现知识的快速学习传递。
[0155]在纯工作模式下;所述控制模块将所述类脑芯片保持在工作状态，所有所述信号传输核心按照预先已经训练过的状态进行信号转换。
[0156]本发明的行列互联的异构多核心类脑芯片可以对输入信号进行学习，有效对输入信号进行预测，实现行为预测、优化控制和逻辑推演等功能。
[0157]综上所述，本发明的行列互联的异构多核心类脑芯片中，连线模拟神经元网格中的突触，其中横向连线代表神经元的树突，纵向连线代表神经元的轴突;信号处理核心代表神经元细胞体的功能，其位于行列连线的对角线交叉位置，根据输入信号决定是否进入神经元的兴奋状态，并将兴奋的程度转化为输出电压输出到纵向连线；信号传输核心代表神经元的学习记忆功能，其位于所有编号不同的横向连线和纵向连线交叉点处，从纵向连线获取输入电压信号，经过特定算法计算后，将结果输出到横向连线上。本发明的行列互联的异构多核心类脑芯片能够记忆概念和概念之间的关系，并根据记忆内容，完成预测功能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0158]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种行列互联的异构多核心类脑芯片，其特征在于，所述类脑芯片包括多核心阵列区、输入模块、输出模块、控制模块及相应的输入引脚、输出引脚与控制引脚，其中: 所述多核心阵列区包括至少两个信号处理核心、至少两个信号传输核心、至少两条横向连线及至少两条纵向连线;所述信号处理核心占据相同编号的横向连线和纵向连线的交叉位置，并具有一个输入接口与一条所述横向连线相连，具有一个输出接口与所述纵向连线相连;所述信号传输核心占据不同编号的横向连线和纵向连线的交叉位置，并具有一个输入接口与所述纵向连线相连，具有一个输出接口与所述横向连线相连； 所述输入模块的输入接口连接芯片输入引脚及所述纵向连线，输出接口连接所述横向连线，并连接所述控制模块以获取控制信息； 所述输出模块的输入接口连接所述纵向连线，输出接口连接芯片的输出引脚，并连接所述控制模块以获取控制信息； 所述控制模块连接所述信号处理核心、信号传输核心、输入模块及输出模块，并通过芯片的控制引脚接收芯片外部的控制信息，根据所述控制信息产生相应的控制信号输出至所述信号处理核心、信号传输核心、输入模块或输出模块。2.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述多核心阵列区包括η个信号处理核心、n2-n个信号传输核心、η条横向连线及η条纵向连线，其中，11为大于I的整数。3.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号处理核心的输入接口及输出接口均为模拟信号接口。4.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号处理核心将其输入接口所连接的横向连线稳定到预设电压，并将此时该输入接口的输入电流转变为电压信号，通过其输出接口输出到其所连接的纵向连线上。5.根据权利要求4所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号处理核心包括一运算放大电路;所述运算放大电路的正极输入接地;所述运算放大电路的负极输入分为两路，其中一路通过一具有固定阻值的转换电阻连接其输出，另一路通过一横向连线接入开关接入所述横向连线;所述运算放大电路的输出通过一纵向连线接入开关接入所述纵向连线。6.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号传输核心的输入接口及输出接口均为模拟信号接口。7.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号传输核心的输入接口的输入电阻大于1ΜΩ。8.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号传输核心将其输入接口的输入电压转变为电流信号，通过其输出接口输出到其所连接的横向连线上。9.根据权利要求8所述的行列互联的异构多核心类脑芯片，其特征在于:所述信号传输核心包括一二极管;所述二极管通过一可变电阻连接到一可控开关;所述可控开关包括第一连接点及第二连接点;所述第一连接点接入所述横向连线;所述第二连接点分为两路，其中一路通过一固定电阻接入所述横向连线，另外一路连接一MOS管的栅极;所述MOS管的源极通过一限流电阻接入固定电压，漏极接入所述横向连线。10.根据权利要求9所述的行列互联的异构多核心类脑芯片，其特征在于:所述可变电阻选用相变存储器及忆阻器中的任意一种。11.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述输入模块与芯片输入引脚连接的输入接口采用数字信号接口或模拟信号接口。12.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述输入模块将其输入接口获取的芯片输入信号生成一系列电压信号，并根据所述控制模块的控制信号，将这一系列电压信号转化为电流信号分别输出到每一条所述横向连线上。13.根据权利要求12所述的行列互联的异构多核心类脑芯片，其特征在于:所述输入模块包括与所述控制模块相连的输入驱动电路、比对电路、输入选通交换电路及行操作驱动电路;所述输入驱动电路与所述比对电路相连，所述比对电路及所述行操作驱动电路均与所述输入选通交换电路连接。14.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述输出模块与芯片输出引脚连接的输出接口采用数字信号接口或模拟信号接口。15.根据权利要求1所述的行列互联的异构多核心类脑芯片，其特征在于:所述输出模块将其输入接口获取的纵向连线电压转换成模拟信号或数字信号，并通过其输出接口输出。16.根据权利要求15所述的行列互联的异构多核心类脑芯片，其特征在于:所述输出模块包括与所述控制模块相连的输出选通交换电路、输出驱动电路及列操作电路;所述输出驱动电路及列操作电路均连接于所述输出选通交换电路。17.—种行列互联的异构多核心类脑芯片的使用方法，所述行列互联的异构多核心类脑芯片采用如权利要求1-16任意一项所述的行列互联的异构多核心类脑芯片，其特征在于:所述使用方法包括工作模式及学习模式。18.根据权利要求17所述的行列互联的异构多核心类脑芯片的使用方法，其特征在于:所述使用方法的输入输出定义包括: 将一组m个相互关联的概念从I至m分别编号，其中，m不大于所述类脑芯片的信号处理核心数目； 将每个概念量化为符合芯片输入引脚输入范围限制的电压信号;所述电压信号的高低对应于相应概念成立的概率； 在芯片工作时，外围电路对相关概念当前成立的概率进行检测;对于检测到的，将成立的概率转换成电压信号从芯片的输入引脚输入;对于未检测到的或无法检测的，则对应芯片输入引脚保持高阻;芯片按照预设协议从芯片输入引脚获得所有概念的状态，并为芯片内部异构多核心阵列提供信号输入； 经过预设稳定时间后，阵列内各条连线上的信号达到平衡，将平衡后所述纵向连线上的电压信号通过芯片输出引脚输出，各输出电平对应相应概念预测成立概率。19.根据权利要求17所述的行列互联的异构多核心类脑芯片的使用方法，其特征在于，所述工作模式的运行方法包括: 所述控制模块将所有核心和模块均设置为工作状态； 输入信号经所述输入模块采样后，与所述输出模块提供的预测结果进行比对，并按照预设规则转化为电流信号从相应横向连线中输入;若输入信号为高阻，则向对应横向连线上输入零电流； 所述横向连线上所有所述信号传输核心的输出接口所输出的电流与所述输入模块输入的电流相加后流入该横向连线上的唯一一个所述信号处理核心的输入接口，所述信号处理核心将输入电流转化成电压信号从其输出接口输出到所述纵向连线； 所述纵向连线上所有所述信号传输核心从该纵向连线上唯一一个所述信号处理核心的输出接口获取当前的电压信号，并转换成电流信号输出到各自的横向连线上； 等待预设时间或检测到所述纵向连线上的电平稳定后，所述输出模块一方面将稳定后的电压信号传递给所述输入模块供其使用，另一方面将该电压信号从芯片输出引脚输出。20.根据权利要求17所述的行列互联的异构多核心类脑芯片的使用方法，其特征在于，所述学习模式的运行方法包括: 所述控制模块将所有核心和模块设置为学习状态，并向所述输入模块和所述输出模块发送控制信号轮流选通各列传输核心进行数据写入； 所述输入模块将在最后一次工作状态时的输入信号和从所述输出模块获取的信号进行比对的结果保持，并在所述控制模块的控制下根据比对结果向所述横向连线发送写电流； 所述输出模块在所述控制模块的控制下轮流选通所述信号传输核心； 所述信号处理核心释放其输入接口和输出接口，与各连线保持高阻； 所述信号传输核心将其内部可变电阻两端分别连通知其输入接口和输出接口，在写电流作用下实现阻值的变化。21.根据权利要求17所述的行列互联的异构多核心类脑芯片的使用方法，其特征在于:所述类脑芯片以主动方式运行;所述控制模块按照预设频率使所述类脑芯片在工作模式和学习模式之间周期性切换，自动根据输入进行学习，并动态调整输出。22.根据权利要求17所述的行列互联的异构多核心类脑芯片的使用方法，其特征在于:所述类脑芯片以纯学习模式运行;所有需要训练的序列通过芯片输入引脚依次传输给所述输入模块，所述控制模块将所述类脑芯片保持在学习状态，完成所述信号传输核心一次性写入。23.根据权利要求17所述的行列互联的异构多核心类脑芯片的使用方法，其特征在于:所述类脑芯片以纯工作模式运行;所述控制模块将所述类脑芯片保持在工作状态，所有所述信号传输核心按照预先已经训练过的状态进行信号转换。
【文档编号】G06N3/063GK105913119SQ201610210819
【公开日】2016年8月31日
【申请日】2016年4月6日
【发明人】宋志棠, 陈小刚, 李喜, 宋三年, 陈后鹏
【申请人】中国科学院上海微系统与信息技术研究所