一种雷达信号处理系统的制作方法

本发明属于数字信号处理领域，涉及一种雷达信号处理系统，尤其涉及一种用于TI公司的C6678和Xilinx公司高性能FPGA-V6芯片为主处理器的信号处理系统。

背景技术：

随着复杂雷达信号处理算法的引入，对硬件系统的计算能力和实时性提出了更高的要求。当前，采用并行处理技术是提高处理性能的一个重要途径。为了满足信号处理对于处理性能不断增长的需求，多处理器并行协同处理是提高系统处理能力的有效方法。

雷达系统的一个重要发展趋势是运算的实时性和数据的高吞吐率，特别是在SAR成像雷达系统中，数据的运算、传输、存储与读取已成为制约性能指标的关键瓶颈之一。传统的雷达信号处理系统功能受限，兼容性差且设备规模较大，严重影响了系统的通用性、灵活性和扩展能力，已无法满足现代雷达高速实时的信号处理需求。

信号处理系统作为整个数字信号处理系统的核心，要求有极高的运算能力和数据吞吐能力。高速串行数据传输技术的高带宽，低误码，高灵活性等特点使其成为新型雷达信号处理系统总线技术的主流，传统PCI/CPCI等并行共享总线标准已无法满足高精度、高分辨率雷达的海量数据传输需要。

技术实现要素：

针对以上问题，本发明采用TI的Keystone系列高性能多核DSP处理器TMS320C6678以及Xilinx公司的大规模FPGA-V6芯片组成了基于4DSP+FPGA架构的高性能、高集成度、高密度、低功耗的硬件系统，可应用于SAR/ISAR成像、单脉冲探测、SAR图像匹配识别等雷达信号处理领域。该硬件系统硬件逻辑资源丰富，处理能力强大，通过SRIO、GTX、PCIe及Heyperlink等多种先进的高速串行接口实现处理器和设备之间的数据通信和互连，预留了包括LVDS、TTL等多种外部接口用来增强该信号处理系统的通用性和可扩展能力。外部存储阵列采用DDR3技术扩展了存储容量和提升了访问速率。通过高性能处理阵列、高速总线互连和存储阵列地构建，该系统可实现海量数据处理、存储和传输。

本发明的技术方案如下：

一种雷达信号处理系统，包括：FPGA预处理模块、DSP处理阵列、存储阵列、多模加载模块、功耗管理模块以及状态监管模块；其中，

所述FPGA预处理模块，用于对雷达信息进行预处理；

所述DSP处理阵列，用于对预处理后的雷达信息进行处理；

所述存储阵列，用于对所述FPGA预处理模块和所述DSP处理阵列处理的雷达信息进行存储；

所述多模加载模块，用于根据不同指令将不同的预处理程序加载到FPGA预处理模块；

所述功耗管理模块，用于对系统的电源功耗进行管理；

所述状态监管模块，用于将所述系统的状态信息发送到雷达系统的主控单元，并接收所述主控单元的反馈信息。

进一步的，所述DSP处理阵列由4个处理器构成；所述4个处理器被平均分成两组，构成两个子处理模块，每个所述子处理模块均包括一个主处理器和一个协处理器；两个子处理模块间通过SRIO和Gbe总线实现全双工的数据交互；主处理器和协处理器间通过Heyperlink和PCIe高速串行总线实现全双工的数据交互。

进一步的，所述存储阵列主要由DDR3和DDR2 SRAM存储阵列组成；其中，共有4片DDR2 SRAM与FPGA预处理模块相连接，数据读取方式采用双沿触发，用于数据传输的缓存或存储脉压匹配系数和二相码。

进一步的，所述多模加载模块包括控制单元FPGA和存储单元Nor Flash，通过控制单元FPGA(S3)用于根据不同指令将不同的预处理程序加载到FPGA预处理模块，从而实现雷达信息的预处理，所述预处理包括单脉冲、SAR或ISAR成像。

进一步的，所述功耗管理模块用于对系统的电源功耗进行管理具体为：所述功耗管理模块将系统的控制部分和处理部分的电源分别进行管理，其中，控制部分为控制单元FPGA，处理部分为所述FPGA预处理模块和所述DSP处理阵列；对控制部分一直保持上电；当待机状态时，将处理部分下电；当正常工作时，将处理部分上电。

进一步的，所述状态监管模块与所述多模加载模块共用控制单元FPGA，具体为：所述控制单元FPGA通过LVTTL电平信号的方式实时采集所述系统的状态信息，并将所述状态信息打包成预定格式的状态指令帧，并反馈给主控单元；主控单元接收所述状态指令帧，并根据处理系统的状态是否有异常做出相应的反馈处理。

进一步的，当雷达上电工作时，所述多模加载模块根据不同指令将不同的预处理程序加载到FPGA预处理模块；控制单元FPGA实时对其所监测的信号状态进行采集，发送到雷达系统的主控单元；FPGA预处理模块通过多模加载模块的指令加载不同的预处理程序具体包括：

加载单脉冲处理程序时，通过GTX高速串行接口接收采集板发送过来的雷达预处理数据，完成距离脉压和速度补偿后，按截取点数缓存到外挂SRAM中，完成相参积累处理，将处理结果通过SRIO发送到DSP处理阵列；

加载成像处理程序时，通过GTX高速串行接口接收采集板发送过来的雷达预处理数据，完成距离脉压和走动校正后，按截取点数缓存到外挂SRAM中，完成方位向处理，将处理结果通过SRIO分发给DSP处理阵列；

DSP处理阵列完成SAR/ISAR或单脉冲雷达探测信息的处理。

进一步的，多模加载模块的工作方式为：当程序烧写时，DSP通过异步串口接口将程序数据发送给控制单元FPGA，控制单元FPGA将接收到的数据写入到程序Flash中，从而完成处理FPGA的程序烧写；当程序加载时，控制单元FPGA通过解析加载程序指令，从程序Flash中读取相应程序，按加载时序进行数据配置，从而实现程序的加载。

根据上述技术方案，本发明的有益效果为：

(1)该系统由1处理FPGA(V6)+1控制单元FPGA(S3)+4C6678架构组成，其中控制单元FPGA(S3)负责1处理FPGA(V6)+4C6678及外围设备的上电、复位及时钟配置、处理FPGA程序加载以及系统状态采集等功能；处理FPGA(V6)负责雷达距离脉压、速度补偿、走动校正、相参积累、投影等雷达预处理算法实现；4C6678两两组成DSP处理子模块，通过SRIO、Heyperlink、PCIe、Gbe等高速串行总线实现处理子模块间、主协处理器间的数据交互，通过SRIO总线与处理FPGA(V6)实现海量数据传输，通过EMIF总线与处理FPGA(V6)实现指令数据交互，最终完成得到雷达信息的最终处理结果。该系统采用FPGA+DSP的硬件处理架构，发挥FPGA和DSP的各自特点，完成复杂雷达信息处理算法实时运算，可实现密集信息处理最大效费比。

(2)该系统采用DDR3和高速SRAM技术解决了DSP和FPGA的内存瓶颈问题。每片C6678外挂4片16位宽的DDR3存储器，最大存储容量达4GByte，最快存储速度达1600MHz，可用于存储雷达信息处理中间变量。FPGA外挂4片DDR2 SRAM高速存储芯片，单片存储容量达288Mb，可用于存储脉压匹配系数、距离向脉压数据等信息。

(3)该系统采用多模加载技术实现了在同一次上电工作中的不同时间段加载不同处理程序，实现不同处理算法的功能。该方法可解决复杂算法分时工作，同时实现占用硬件资源过多的矛盾，扩展了系统使用条件，提升系统处理能力。

(4)通过设计出紧凑、高性价比的雷达信号处理系统，从而大大降低软件、硬件设计难度，缩短开发周期，主要体现在以下几个方面：(1)提高处理加速比和并行效率，包括数据处理、传输和实时算法的效率；(2)采用模块化的方法降低了软件和硬件设计成本，缩短设计周期；(3)优化编程接口和界面，从而减轻软件设计人员的工作负荷，使其能专注于信号处理算法的考虑，提高软件的开发和维护水平。

附图说明

图1为雷达信号处理系统框图；

图2为处理阵列架构图；

图3为存储阵列示意图；

图4为多模加载示意图。

具体实施方式

下面结合附图对本发明具体实施方式进行详细说明。

图1为雷达信号处理系统框图，图2为处理阵列架构图，图3为存储阵列示意图，图4为多模加载示意图。

本发明具体实施方式中的系统包括DSP处理阵列，FPGA预处理模块，存储阵列，多模加载模块，功耗管理以及状态监管等功能模块。

一种雷达信号处理系统，包括：DSP处理阵列，FPGA预处理模块、存储阵列，多模加载模块，功耗管理以及状态监管等功能模块；其中，

所述DSP处理阵列主要用来完成如SAR/ISAR成像、单脉冲、SAR图像匹配和识别等复杂雷达信息处理算法。主处理器选用TI公司最新的8核TMS320C6678处理器，单核最高主频达1.25GHz，单核浮点处理能力为20GFLOP/s(定点处理能力为40GMAC/s)，为业界处理能力最强的处理器。同时，该处理器具有超强的数据传输和存储能力，不仅集成了SRIO、Hyperlink、PCIe、Gbe等高速串行总线，还有EMIF16、TSIP、UART、SPI、I2C等慢速总线，包括L1,L2和L3在内的丰富内部存储资源，支持cache技术，外部存储接口支持超大容量DDR3存储器。

结合雷达数据处理和传输特点，DSP处理阵列由4片TMS320C6678处理器构成，将处理阵列的4个处理器平均分成两组，构成两个子处理模块和对称处理架构，子处理模块又分为主处理器和协处理器，便于数据并行和协同处理。子处理模块间通过SRIO和Gbe总线实现全双工的数据交互，最高数据交换速率可达13.5Gbps；主处理器和协处理器间通过Heyperlink和PCIe高速串行总线实现全双工的数据交互，最高数据交换速率可达17.5Gbps；两子处理模块的主处理器分别通过各自的SRIO、EMIF16、TSIP、UART、SPI、I2C等高中低三种速率的数据总线与FPGA进行数据交互，最高数据交换速率超过12.5Gbps；两子处理模块的协处理器还可通过Gbe总线与系统外进行数据交互，速率可达1Gbps。

所述FPGA预处理模块主要用于完成大点数浮点脉压、速度补偿、走动校正、投影、相参积累等雷达预处理算法。选用Xilinx公司的Virtex6-475T FPGA，拥有丰富的逻辑、乘法器、时钟和存储资源，I/O接口灵活，且包括20x高速GTX总线，可实现与DSP或FPGA间高速总线互连。其中，8x GTX与两个子处理模块互连，数据交换速率达到25Gbps；另外12x GTX用于系统间数据交互，数据交换速率达到37.5Gbps。利用FPGA全并行流水处理以及海量数据交互能力，实现整个信号处理系统数据的预处理和中转，使得系统数据处理和接口更为灵活，适用性更强。

所述存储阵列主要由DDR3和SRAM存储阵列组成。C6678有专用的64位EMIF DDR3总线，单个处理器最大容量可扩展到4GB,最高访问速度可达1600MHz，存储总带宽可达800Gbps，可用于存储雷达数据实时处理过程的中间数据和变量，扩展了处理阵列的存储和处理能力，保证数据交互的有效性和实时性。FPGA外挂了4片目前先进的超高速静态DDR2 SRAM，单片位宽为36位，存储深度8M，最高访问速度可达330MHz，数据读取方式采用双沿触发，使存储带宽提高了一倍，可用于数据传输的缓存或存储脉压匹配系数、二相码等，大大提升了FPGA预处理的能力和优化FPGA的处理架构。

所述多模加载模块是指通过一个控制单元FPGA(S3)根据不同指令完成处理系统处理FPGA(V6)实现单脉冲、SAR或ISAR成像等不同预处理程序的加载，可实现单个板卡分时实现不同功能。主要由控制单元FPGA(S3)和大容量Nor Flash组成，通过远程加载技术实现处理系统处理FPGA(V6)的程序固化或更新，通过指令实现不同功能程序的加载。在特定使用环境下，可通过该种分时复用系统的方式节省硬件成本和降低系统功耗。

所述功耗管理是指将系统的控制部分(S3)和处理部分(V6+4DSP)的电源分开设计，利用程控电源技术，通过处理系统的控制部分(S3)按实际任务要求对处理部分(V6+4DSP)的电源模块进行开关控制，降低待机功耗和发热，提升系统工作时间，从而达到高性能处理系统超长时间可靠稳定工作的目的。

所述状态监管是指由控制单元FPGA(S3)实时将处理系统所有状态信息通过LVTTL电平信号的方式进行采集，并将所有状态信息包装成预定的指令帧，反馈给主控单元。主控单元接收状态指令帧，并定时查询反馈结果，并根据处理系统的状态是否有异常做出相应处理。通过状态监管技术，可实现实时监测复杂电子系统各模块工作状态的目的，保证系统工作可靠稳定。

雷达信号处理系统通过SRIO、GTX、Heyperlink、PCIe、Gbe等高速串行总线技术实现系统间和处理器间的海量数据传输与交互，通过EMIF总线实现DSP与FPGA间指令级数据交换；通过超高速DDR3和DDR2技术实现海量数据存储；通过多模加载技术实现硬件系统的分时多功能复用；通过功耗管理和状态兼管技术实现处理系统长时、、可靠工作。以上技术的成功应用，使得该系统的总线拓扑结构设计合理，数据传输方式与板间并行处理、芯片间以及芯片内并行处理等技术有机地融合在一起，将系统的处理能力和数据吞吐能力发挥到最大值。

具体工作方式描述如下：

一种雷达信号处理系统，包括：DSP处理阵列，FPGA预处理模块，存储阵列，多模加载模块，功耗管理模块以及状态监管模块；

当雷达上电工作时，所述多模加载模块根据不同指令将不同的预处理程序加载到FPGA预处理模块；控制单元FPGA实时对其所监测的信号状态进行采集，发送到雷达系统的主控单元；FPGA预处理模块通过多模加载模块的指令加载不同的预处理程序具体包括：

加载单脉冲处理程序时，通过GTX高速串行接口接收采集板发送过来的雷达预处理数据，完成距离脉压和速度补偿后，按截取点数缓存到外挂SRAM中，完成相参积累处理，将处理结果通过SRIO发送到DSP处理阵列；

加载成像处理程序时，通过GTX高速串行接口接收采集板发送过来的雷达预处理数据，完成距离脉压和走动校正后，按截取点数缓存到外挂SRAM中，完成方位向处理，将处理结果通过SRIO分发给DSP处理阵列；

DSP处理阵列完成SAR/ISAR或单脉冲雷达探测信息的处理。

如图1所示，信号处理系统主要由1个Xilinx高性能FPGA Virtex6 315T作为处理FPGA，1个Xilinx低端FPGA Spartan3作为控制单元FPGA，4个TI公司高性能处理器TMS320C6678作为处理器阵列，实现高密度运算处理。处理FPGA的通过GTX接口实现板间高速互连。处理FPGA通过LVDS接口实现与外部其它单元互连，用于实现板间通信指令传输。处理与控制单元FPGA通过IO口实现与其它板卡的状态交互。

如图2所示，处理阵列以及FPGA间利用高速串行总线实现全连接。FPGA与DSPA(主处理器1)和DSPB(主处理器2)间通过SRIO总线实现互连，DSPC(协处理器1)和DSPD(协处理器2)通过SRIO总线实现芯片间互连，DSPA和DSPD，DSPB和DSPC通过Heyperlink实现互连，DSPA和DSPB，DSPC和DSPD通过PCIe实现互连，FPGA其它3路4lane GTX总线通过连接器向外扩展。

如图3所示，每个DSP外挂4片4Gb最高工作频率为1600MHz的DDR3芯片，并外挂1片512Mb的Nor Flash和1片128Mb的SPI程序Flash，构成了DSP的存储系统，DSP可将不同程序固化到不同存储地址段，上电后，可根据不同指令加载不同程序段的程序，实现不同的功能，增强了系统处理的灵活性。

如图4所示，多模加载模块的工作方式为：当程序烧写时，DSP通过异步串口接口将程序数据发送给控制单元FPGA，控制单元FPGA将接收到的数据写入到程序Flash中，从而完成处理FPGA的程序烧写；当程序加载时，控制单元FPGA通过解析加载程序指令，从程序Flash中读取相应程序，按加载时序进行数据配置，从而实现程序的加载。

与现有技术相比，该发明采用FPGA+DSP处理架构，发挥FPGA输入输出接口灵活和并行流水处理以及DSP集中处理能力强和易于编程等特点，使系统更方便实现复杂算法功能，以及拥有更强的实时处理能力。通过采用高速传输和存储、多模式加载、功耗管理、热防护和状态监管等多项关键技术，解决了现有处理系统通用性、灵活性和扩展能力不足等缺点，构建了一款高性能功耗比、高集成度、高密度、高可靠性和可长时工作的信号处理通用硬件系统，采取多项有效防护措施，使得系统性能稳定可靠。

本发明将控制和处理功能分开设计，按功能进行模块划分，电路设计和功能划分更合理。

上述具体实施方式仅用于解释和说明本发明的技术方案，但并不能构成对权利要求的保护范围的限定。本领域技术人员应当清楚，在本发明的技术方案的基础上做任何简单的变形或替换而得到的新的技术方案，均将落入本发明的保护范围之内。