上的触发带来可使用根据本发明的触发制式而克服的另外挑战。考虑受噪声破坏的可重复信号。理想地，示波器将仅显示期望波形上的触发，并且将呈现连续轨迹，使得当触发准则设置为捕获所讨论的波形时，轨迹在时间轴上对准。然而，因为噪声，所以噪声而非下属信号可满足触发条件。例如，因为噪声尖峰，所以在前导边沿上激发的触发可以触发。每次触发激发时，PAT触发就必须处理数据，以确定信号是否为期望的信号。RTT可以在噪声尖峰上激发多次，噪声尖峰然后由PAT拒绝。然而，大量错误正触发进一步增加源自响应于RTT存储的波形的PAT处理的死区时间。
[0105]即使当RTT激发并且PAT确定已经满足期望触发准则时，也可以在连续轨迹上以稍微不同的时间满足触发。因此，连续轨迹在显示器上前后“跳转”。
[0106]为了减少错误的触发，现有技术触发电路使用滤波和迟滞来减少噪声所产生的问题。这些触发电路是当信号超过阈值时激发的模拟比较器。为了避免在同一噪声波上多次激发的问题，将迟滞引入到触发电路中。触发设置为使得触发将不激发第二次，直到信号返回到显著小于当前激发阈值的级别为止。此外，触发电路通过使噪声衰减的低通滤波器来浏览到来的信号。然而，在触发电路的噪声抑制与频率响应之间存在折衷。
[0107]由于以所讨论的速度工作的数字滤波器带来重大挑战，因此滤波器通常是用于快速示波器的模拟滤波器。模拟电路是难以改动的，并且具有有限的功能。因此，将会有利的是，提供更灵活的触发方案，该触发方案提供与模拟滤波和迟滞类似的功能以减少输入信号中噪声所引入的抖动。
[0108]本发明的FSM触发可以提供期望的功能。理想地，根据本发明的触发将用于RTT，以减少送往PAT的要解决的错误阳性的数量。然而，即使当根据本发明的触发用于PAT时，由于PAT可以在期望模式与源自噪声的模式之间更清楚地进行区分，因此本发明提供了重大的改进。
[0109]首先，应注意，由于噪声尖峰很少使得码元状态改变，因此ADC值序列到具有远远更少状态的码元序列的变换往往会抑制噪声。噪声将通常导致:在序列中的潜在信号本应在缺少噪声时切换码元状态的那些点附近的点上，码元状态改变。如更详细地讨论的那样，复杂触发模式可以在期望信号与噪声之间进行区分，并因此减少错误触发。
[0110]其次，通过使用更复杂的触发模式，也可以实现类似于现有技术模拟制式的迟滞的改进。
[0111]考虑待在输入信号中的上升沿上激发的触发。如上所述，简单上升沿触发由如下正则表达式指定:
[0112]上升沿=[~L]*(L+M*H)
[0113]也就是说，当并非“L”的任何码元被看见任何次数，接着是作为“L”的一个或多个码元(+)，接着是任何数量的“M”，接着是至少一个Η时，触发产生。遗憾的是，如果在观测真实触发之前短暂地穿过阈值，则这种简单触发仍由于噪声而经受错误触发。例如，转变为码元序列“HMLLLLMMH”的数字采样的输入清楚地定义该触发模式所指定的上升沿。
[0114]现考虑序列“HMLLLLMMHMHHH”。触发将在上升沿上的L个码元系列之后看见的第一 ΜΜΗ上激发。因为波形尚未通过L返回，所以即使存在到Η的转变，也将接着忽略后面的ΜΗΗΗο这可能不是期望的行为。可替代地，噪声本应在上升沿的中间产生变为Η的转变；在此情况下，触发在正确激发点之前激发三个采样。由于数据波形的随后副本随着噪声的改变量而显现，因此后一情况将接着把抖动引入到所显示的波形中。
[0115]通过使用取决于码元序列内的较长历史的触发模式，可以获得更可靠且可再现的触发。此历史服务于模拟滤波器的功能，以对噪声触发与期望触发进行区分。例如，在“HMLLLLMMHMHHH”中的L序列之后，触发[~L]*(L+M*H)仅在变为“Η”的首次转变上激发。与之对照，模拟触发通常考虑每个阈值穿过隔离，因此，允许两个分离的触发事件出现，即在码元序列中的每个ΜΗ转变上生成触发。
[0116]在本发明一个方面中，使用对码元必须重复的次数进行计数以定义触发的触发模式。在上升沿的情况下，可以通过要求信号处于高状态下达至少某段预定时间来减少Μ状态序列期间信号由于噪声而短暂地前进到Η状态的错误噪声触发。例如，用于上升沿的触发可以由rL]*L+M*H{10}定义。
[0117]这种触发模式要求信号处于高状态达至少十个采样。由于按已知速率生成采样，因此触发模式等效于要求信号在从低状态转变之后保持高达到预定时间段。后面的输入序列将不是触发，尽管其符合以上[~L]*(L+M*H)给出的上升沿的原始定义，这是因为其尚未为高达十个采样
[0118]然而，序列LMMHHMMHHHHHHHHHHH将激发触发。由于噪声可以中断所需的Η码元序列(即高状态)，因此接下来的可替选触发可用于允许信号下跌回到Μ然后返回到Η:[~L]*L+M*(H{10} Η{1, 9}Μ+Η{10}) ο
[0119]因此，使用码元的次数的计数处于给定状态下的触发模式提供改进的噪声免疫性。
[0120]还应注意，使用触发模式中的相似重置模式提供免疫于使得触发激发多次的噪声。例如，触发模式rL]*L{10}M*(H{10} H{1，9}M+H{10})要求信号在触发可能再次激发前返回到低状态达十个采样。为了本讨论的目的，“建立序列(settling sequence)”将定义为添加到触发序列的感兴趣触发模式之前或之后的序列，以确保数字值序列在第二触发可能出现之前已经返回到预定状态。
[0121]应注意，根据本发明的触发可以用于当激发的信号穿过阈值VTH并且然后等待直至帽号在重新引起前穿过较低阈值V&时基于激发的模拟比较器来实现当前模拟RTT。在此情况下，对于V&之下的信号值分配码元L ?’码元Η分配给V ΤΗ2上的信号值，对于大于或等于Vi并且小于或等于V ^的电压分配码元M。假设这些码元分配，以下触发定义对实现该RTT的FSM进行定义:M*(L| ((L|M])*) ? Η) | (Η | ((Μ | Η) *) ? L)。图23示出用于实现该正则表达式的FSM的状态图。
[0122]虽然本发明上述实施例已经利用数字示波器作为使用触发的仪器，但根据本发明的触发处理器可以用于远远更多类的仪器。例如，频率分析器可以使用根据本发明的触发处理器确定要在计算信号或逻辑分析器的频谱时所使用的信号值序列。
[0123]在利用并行处理FSM的上述实施例中，并行处理FSM在包括一个码元的输入字上工作。然而，也可以利用在其它大小的输入字上工作的并行处理FSM，包括在小于一个码元的输入字上工作的并行处理FSM。考虑码元具有16个值的情况，即每个码元具有四个比特。在4比特输入字上工作的FSM也可以变换为均在码元的不同的两个比特上工作的两个并行处理FSM。此外，4比特输入FSM可以变换为每一个均在码元的不同比特上工作的四个并行处理FSM。较小输入字并行处理FSM的优点在于可能减少FSM的表所需的存储器的量。
[0124]已经提供了本发明上述实施例示出本发明各个方面。然而，应理解，在不同具体实施例中示出的本发明的不同方面可以组合以提供本发明其它实施例。此外，根据前面的描述和附图，本发明的各种修改将变得清楚。于是，本发明仅由所附权利要求的范围限定。
【主权项】
1.一种装置，包括: 输入端口，其配置为接收作为时间的函数而变化的模拟信号，并且据此生成有序数字值序列； 码元生成器，其根据所述有序数字值序列生成有序码元序列，所述码元生成器生成对应于所述数字值中每一个的一个码元，其中，所述数字值由数个可能数字值状态表征，所述码元由数个可能码元状态表征，所述可能码元状态的数目小于所述可能数字值状态的数目； FSM，其由输入字和多个FSM状态表征，所述FSM响应于接收到周期信号，从所述多个FSM状态中的当前状态改变为所述多个FSM状态中的、由所述输入字和所述多个FSM状态中的所述当前状态确定出的另一状态； 控制器，其使得所述FSM在所述有序码元序列中搜索模式，所述控制器加载具有多个所述码元的所述输入字，生成所述周期信号，并且将所述周期信号耦合到所述FSM。2.如权利要求1所述的装置，其中，所述FSM是MSFSM。3.如权利要求2所述的装置，其中，每个码元表示所述数字值的对应范围。4.如权利要求2所述的装置，其中，所述码元由数个可能码元状态表征，并且，所述可能码元状态的数目小于或等于3。5.如权利要求1所述的装置，其中，所述FSM是计数器扩展型FSM。6.如权利要求2所述的装置，其中，所述输入端口包括: 数字序列生成器，其接收所述模拟信号，并且生成所述有序数字值序列； 存储器，其接收所述有序数字值序列，并且所述装置还包括: 显示处理器，其基于所述存储器中的所述有序数字值序列而生成显示，所述显示是响应于所述MSFSM生成指示所述MSFSM进入预定状态的信号而生成的。7.如权利要求6所述的装置，还包括:用户接口；库，其包括多个信号模式，每个信号模式指定用于所述MSFSM的状态集合，所述多个信号模式之一是通过所述装置的用户经由所述用户接口的输入而选择出的。8.如权利要求6所述的装置，其中，所述数字序列生成器包括多个ADC通道，每个ADC通道包括ADC和存储器模块，所述多个ADC通道以预定顺序对所述模拟信号进行采样，并且将该ADC通道中所述ADC生成的数字值存储在该ADC通道中的所述存储器模块中，其中，所述输入字加载有根据由不同的所述多个ADC通道生成的数字值而生成的码元。9.如权利要求2所述的装置，其中，所述MSFSM包括多个并行处理FSM，并且，所述多个并行处理FSM中的每一个具有作为所述MSFSM的所述输入字中的所述码元之一的输入字。10.如权利要求1所述的装置，其中，所述模式定义所述有序数字值序列中的上升沿或下降沿，并且所述模式还要求所述有序码元序列包括所述上升沿或所述下降沿之前或之后的建立序列。
【专利摘要】公开了一种装置，其可以配置用于各种功能(例如数字示波器、逻辑分析器或频率分析器)。所述装置包括码元生成器、多码元FSM以及控制器。所述码元生成器根据有序数字值序列生成有序码元序列。所述码元生成器生成对应于所述数字值中的每一个的一个码元。所述数字值具有比所述码元更大数量的可能值。所述控制器使得所述多码元FSM搜索标识所述数字值序列中的对应模式的码元序列中的模式。然后基于所述码元序列中的模式的位置来显示所述数字序列的一部分。
【IPC分类】G05B19/04
【公开号】CN105301991
【申请号】CN201510355067
【发明人】A·R·勒汉, A·J·A·柯卡姆, L·A·巴福德
【申请人】是德科技股份有限公司
【公开日】2016年2月3日
【申请日】2015年6月24日
【公告号】US9268321, US20150370234, US20160085223