模块、IRIG-B000码控制位模块、秒分频器模块、RTC模块、一天中的秒数模块、一年中的 天数模块、时钟分频器模块、数据格式转换模块、IRIG-B000编码器模块组成。
[0062] 如图3-1所示，所述UART模块为全双工通信，由发送单元、接收单元、波特率发生 器组成。所述波特率发生器为所述接收单元和所述发送单元提供通讯所需的时钟；所述接 收单元接收配置报文，将其转换为并行数据；所述发送单元，是接收配置完成的报文，将其 转换为串行数据。
[0063]所述波特率发生器本质上是一个分频器，具体措施是通过一个计数器实现。本发 明实施例中采用16倍频采样的方案，既采用时钟频率是波特率的16倍。在其他实施例中， 也可以采用其他倍频系数，只要该系数是16的倍数即可。配置端口的波特率是9600Bps， 系统时钟为100MHz。则采样时钟即为9600X16 = 153600,波特率对系统时钟的分频系数 为652,每一个计数周期内在0至325为高电平，326至651为低电平，这样即生成UART所 需时钟。
[0064] 所述接收单元为了提高提供UART的抗干扰能力，采用最大似然判决，其方法为 UART的时钟为波特率的16倍，则对于UART数据的每个bit都会有16个采样值，采样值超 过8次的电平逻辑值即为此bit的值。接收单元从捕捉到数据的Start位开始，其后的八 位数据为Data位，最后接收到Stop位，一个数据接收完成，并进行串并转换。
[0065] 所述发送单元的功能实际上就是对并行数据的缓冲，并进行并串转换，最后将数 据输出，功能、原理和接收单元相同。
[0066] 如图3-2所示，所述配置语句解析模块需要解析时间信息、时区信息、闰秒信息、 夏令时信息。其原理为在系统复位后处于起始状态，一旦检测到帧起始位，既进入判断状 态；判断状态判断出此报文为看门狗配置报文，即进入接收状态；进入到接收状态后，接收 相应信息，储存到对应的寄存器中，当接收到帧结束符时，此帧报文接收结束，并返回至起 始状态，准备解析下一帧报文。
[0067] 如图3-3所示，所述时间标志模块包括闰秒控制器、夏令时控制器、闰年控制器、 时区控制器。时间标志模块接收到配置信息，对配置信息进行处理。先判断闰秒是否发生， 如果发生闰秒，确定发生的时刻，并生成相对应的标志；接着判断夏令时是否发生，若果发 生夏令时，确定发生的时刻，并生成相应的标志；接着判断是否发生闰年，并生成相应的标 志；接着判断时区，并生成相应的标志。
[0068] 如图3-4所示，所述IRIG-B000码控制位模块主要包括闰秒预告位、闰秒标志位、 夏令时预告位、夏令时标志位、时区、时间质量。根据时间标志模块中的信息，即可获得相应 的标志位，并把标志位信息填写到相应的寄存器中即可。
[0069]如图3-5所示，所述时钟源模块接收到高稳定性的恒温晶振，恒温晶振的时钟为 10MHz，输入到PLL锁相环，将PLL锁相环的倍频系数设置为10，则输出的时钟即为100MHz。
[0070] 如图3-6所示，所述RTC模块为系统的实时时钟维护模块，通过系统时钟、秒脉冲 以及配置报文中的起始时间来维护时间信息。其工作原理为：通过配置报文设置好起始时 间后，秒脉冲上升沿每到来一次，秒计时器加1，如果没有闰秒，秒计数器到59,秒脉冲再次 到来，秒清零，分进位；如果为正闰秒，秒计数器到60,秒脉冲上升沿再次到来，秒清零，分 进位；如果为负闰秒，秒计数器到58,秒脉冲上升沿再次到来，秒清零，分进位，分进位后， 分计数器加1。当分计数器为59,秒计数器为59,秒脉冲上升沿再次到来，秒计数器清零，分 计数器清零，时进位，时进位后，时计数器加1。日、月、年的进位原理和秒、分、时进位原理相 同，需要特别注意每个月的天数各有不同，尤其是二月，闰年29天，平年28天。
[0071] 如图3-7所示，所述IRIG-B000编码器模块包括码元寄存器、码元数控制器和秒脉 冲准时延，所述码元寄存器通过读取所述IRIG-B000码控制位模块、所述一天中的秒数模 块、所述数据格式转换模块中的数据，并将数据填入到相应的所述码元寄存器中。所述秒脉 冲准时延即提取所述秒分频器模块中的秒脉冲上升沿，其原理为开两个寄存器reg0、regl， 将秒脉冲的值赋给regO寄存器，再延迟一个时钟周期将regO寄存器中的值赋给regl寄存 器。当regO寄存器中的值为l，regl寄存器中的值为0的时刻，即为秒脉冲的准时延。所 述码元数控制器是利用10k时钟和秒脉冲准时延来控制的，用10k时钟作为触发时钟，每过 100个时钟周期，码元数加1，当秒脉冲准时延到来时，对码元数清零。至此所述IRIG-B000 编码器模块即可以根据所述码元数和所述码元寄存器中的值按顺序发送IRIG-B000码。
[0072] 实施例二、一种IRIG-B000码模拟装置。
[0073] 图4为本发明实施例二的IRIG-B000码模拟装置结构框图，本发明实施例将结合 图2进行具体说明。
[0074] 如图2所示，本发明实施例提出一种IRIG-B000码模拟装置100,包括配置端口 101、逻辑控制芯片104、输出端口 103和隔离电源102,还包括秒脉冲误差修正模块401，其 中：
[0075] 所述配置端口 101接收配置报文，将所述配置报文进行电平转换并隔离后发送给 所述逻辑控制芯片104;
[0076] 所述逻辑控制芯片104接收到所述配置报文后，解析出配置信息，并进行相对应 的配置，配置完成后进行IRIG-B000码的编码；
[0077] 通过所述输出端口 103向外发送IRIG-B000码；
[0078] 所述秒脉冲误差修正模块401接收外部参考源为基准，对晶振秒脉冲信号进行修 正，消除晶振秒脉冲信号的累计误差。
[0079] 本发明实施例中优选的，所述秒脉冲误差修正模块401包括GPS接收机、恒温晶 振、修正单元，以所述GPS接收机的GPS秒脉冲为外部参考源、以所述恒温晶振为时钟源，所 述修正单元添加或者删减所述晶振秒脉冲的分频脉冲个数实现对所述晶振秒脉冲的修正。
[0080] 本发明实施例中优选的，所述逻辑控制芯片是MAX10芯片，所述MAX10芯片由时钟 源模块、UART模块、配置语句解析模块、时间标志模块、IRIG-B000码控制位模块、秒分频器 模块、RTC模块、一天中的秒数模块、一年中的天数模块、时钟分频器模块、数据格式转换模 块、IRIG-B000编码器模块组成。
[0081] 下面首先对所述恒温晶振秒脉冲误差进行分析：
[0082] 所述恒温晶振的频率经PLL(PhaseLockedLoop，锁相环）倍频后，输出的高频信 号经分频电路分频可得到晶振秒脉冲。设所述恒温晶振倍频后的频率为f，周期为T，则所 述恒温晶振秒脉冲可由下式得到：
[0083] ti=nJi= 1，2，…，η (1)
[0084] 式中：叫为晶振信号的计数值。
[0085] 因为恒温高精度晶振具有很高的短期频率稳定度和频率温度稳定度，晶振频率在 短时间内可保持不变，工业级FPGA中的PLL的频率稳定度也很高，所以晶振秒脉冲的随机 误差很小。
[0086] 考察η个晶振秒脉冲序列沁t2，…，tn，设第1个秒脉冲^与协调世界时间（UTC) 的初始偏差为a，每秒时间间隔误差为b，每个秒脉冲对应的误差分别SUl，u2，…，un(因其 随机误差较小，这里仅需分析累计误差），标准秒脉冲为t。，则有：
[0087] ι^=t厂1:。=a+bii= 1，2，…，η (2)
[0088] 由式（2)可见，晶振秒脉冲在初始阶段，即i值较小时，其误差较小，但对于较长时 间后的晶振秒脉冲，即i值较大时，则存在较大的累计误差。
[0089] 而对于GPS秒脉冲的误差分析如下：
[0090] 所述GPS接收机正常工作时，GPS秒脉冲的误差服从均值为u的正态分布，与UTC 相比存在u的均值和〇左右的抖动，从一段时间来看，GPS秒脉冲并不存在误差的累积。设 GPS接收机输出的GPS秒脉冲与UTC的误差