通过电容性稳压的活动稳压器唤醒时间改进的制作方法
【技术领域】
[0001 ] 本发明一般地属于稳压(voltage regulation)电路领域，并且更具体地属于其唤 醒行为。
【背景技术】
[0002] 稳压器通常被发现作为在需要良好稳压水平以用于其操作的集成电路上的外围 元件。例如典型的NAND存储器芯片具有内部的活动(active)和待机的电源稳压器。在从待 机模式到活动模式的转变期间，尽管电源电平(稳压器的输出）被初始化到期望的水平，活 动的稳压器倾向于经受长的唤醒时间。与稳压器的反馈环路相关联的高RC时间常数延迟了 在唤醒期间的环路响应。此外，高负载电流可能使得电源的输出水平下降。该下降可以非常 高。该影响可以被看作错误的数据转移，这在双数据速率(DDR)速度时变得更为明显。
【发明内容】
[0003] 根据本发明的一般方面，呈现了操作稳压器电路以在输出节点上提供输出电压电 平的方法。该稳压器电路包括通过晶体管，该通过晶体管连接在电源电平和所述稳压器电 路的输出节点之间并且具有栅极，该栅极连接到具有第一和第二输入的运算放大器的输出 节点，其中所述运算放大器的第一输入被连接为接收参考电压。该方法包括在待机模式中 操作所述稳压器，并且随后在活动模式中操作所述稳压器电路。在待机模式中，所述运算放 大器的输出节点被连接为接收所述电源电平。在活动模式中，所述运算放大器的输出节点 不被连接为接收所述电源电平，所述稳压器电路的输出节点通过电阻性分压器连接到地， 并且所述运算放大器的第二输入连接到所述电阻性分压器的节点。在从所述待机模式到所 述活动模式的转变中，所述运算放大器的第二输入到所述电阻性分压器的节点的连接相对 于所述运算放大器的输出节点从所述电源电平的断开以及相对于所述稳压器电路的输出 节点通过所述电阻性分压器到地的连接被延迟。
[0004] 在其它方面中，稳压电路提供在输出节点上的输出电压电平。稳压电路包括运算 放大器和通过晶体管。运算放大器具有第一和第二输入，其中第一输入被连接为接收参考 电压，并且所述运算放大器的输出可通过第二开关连接到电源电平。通过晶体管连接在电 源电平和所述稳压器电路的输出节点之间，并且具有连接到所述运算放大器的输出节点的 栅极。第一和第二电阻串联连接在所述稳压器电路的输出节点以及经过第三开关的接地之 间，其中所述运算放大器的第二输入可通过第四开关连接到所述第一和第二电阻之间的节 点。第一和第二电容器串联连接在所述运算放大器的输出节点和所述运算放大器的第二输 入之间，并且具有连接到所述稳压器电路的输出节点的在所述第一和第二电容器之间的中 间节点。当操作在待机模式中时，所述第一开关和第二开关接通并且所述第三和第四开关 断开;当操作在活动模式中时，所述第一和第二开关断开并且所述第三和第四开关接通，并 且，当从所述待机模式转变到所述活动模式时，所述第四开关的接通相对于所述第一和第 二开关的断开以及所述第三开关的接通被延迟。
[0005] 本发明的各个方面、优点、特征和实施例被包括在其示例性示例的以下描述中，该 描述应结合附图考虑。在此所引用的所有专利、专利申请、文章、其它公开物、文件和事物通 过以其整体的此引用而合并于此用于所有目的。至于任何所合并的公开物、文件或事物与 本申请之间的术语的定义或使用中的任何不一致或矛盾，应以本申请的为准。
【附图说明】
[0006] 图1示出了稳压器电路的示例。
[0007] 图2是示出图1的电路的唤醒行为的一组波形。
[0008] 图3示出了稳压器电路的示例性实施例。
[0009] 图4是示出图3的电路的唤醒行为的一组波形。
[0010] 图5是当在电容性稳压之下时图3的等效电路。
[0011] 图6是用于例示当在电容性稳压之下时的行为的图4的版本。
[0012] 图7是图5的方框级表示。
【具体实施方式】
[0013] 以下考虑用于改善稳压器的唤醒响应的技术。更具体地，通过仅在唤醒期间在电 容性反馈模式中推动活动的稳压器来改善稳压器的反馈环路响应。这加速了环路响应，因 此改善了唤醒时间。
[0014] 对于背景，图1示出了稳压器电路的示例并且图2是示出其唤醒行为的一组波形。 在图1中，通过(pass)器件MP 21连接在电源电平VEXT和稳压器的输出节点OUT之间，稳压器 的输出节点OUT可以施加到负载，在这里由C L 31表示。MP 21的栅极连接到运算放大器的输 出节点PPG。运算放大器在这里被实现为将其第一输入连接到晶体管Ml 11的栅极并且其第 二输入连接到晶体管M2 13的栅极，其中Ml 11和M2 13两者通过电流源19连接到接地并且 分别通过PM0S 15和PM0S 17连接到电源电平，其中这两个PM0S的栅极连接到在Ml 11和 PM0S 15之间的节点。输出PPG然后从在M2 13和PM0S 17之间的节点取得。尽管运算放大器 的该具体实现方式被用在所有以下讨论中，但是可以使用其它标准的实现方式和变型。
[0015] M2 13的栅极连接到参考电平VREF，例如诸如将从带隙电路提供的，并且用于Ml 11 的栅极的节点MON还可(通过开关SW1 41)连接到参考电平或(通过开关Msw 47)连接到由在 OUT和(通过开关SW3 45)到地之间串联连接的R1 23和R2 25形成的电阻分压器的中间节点 Μ0ΝΒ。耦合电容器Cc 27和引线（lead)电容器CLEAD 29被用于在导通时增加稳压器的稳定 性，并且被串联连接在PPG和Μ0Ν之间，它们的中间节点连接在OUT处。PPG还可(通过开关SW2 43)连接到电源电平。图1还示出了寄生电容Cmqn 53和Cmqnb 51，其中Cmqn表示器件寄生电容 和路线(routing)电容，并且Cmqnb并且器件寄生电容、电阻器R123和R225的寄生电容、以及 路线电容。
[0016] 在示例性实施例中，SW1 41、SW3 45和Msw 47被实现为NM0S器件，并且SW2 43被实 现为PM0S器件。SW2 43、SW3 45和Msw 47将它们的栅极连接为接收用于稳压器的使能信号 EN，而SW1 41在其栅极处接收EN的反相。这里，EN是确定芯片正工作在待机模式还是活动模 式中的控制信号。因此，当EN为低时，SW1 41和SW2 43导通，SW3 45和Msw 47断开;并且EN为 高，SW1 41和SW2 43断开，SW3 45和Msw 47导通。稳压器由变高的EN而使能。这里稳压器被取 为在活动时能够驱动负载的活动稳压器的示例。例如，NAND存储器芯片通常具有待机模式 和活动模式。活动稳压器工作在活动模式中，而待机稳压器被用在待机模式中以维持电压 电平，但是不需要驱动活动电路。稳压器的输出可以被连接，并且取决于芯片的模式，待机 或者活动稳压器将驱动输出。因此，取决于模式，在任意时间仅需要接通活动稳压器和待机 稳压器中的一个。在待机情况中仍然能够保持稳定的电源的同时，待机稳压器自身消耗较 少的功率并且其能够向负载传送较少的功率，而活动稳压器消耗更多的功率并且能够驱动 高电流负载。在示例性实施例中，在待机期间开关SW1 41将Ml 11的栅极连接到VREF;更通常 地，由于活动稳压器被关断，在关断时运算放大器的该输入可以是任何值，但是将其连接到 参考电平允许更快的稳定。
[0017] 图2示出了对于图1的相应组的控制信号。在导通稳压器之前，稳压器ΕΝ=0并且器 件处于待机模式，PPG连接到Vext并且Μ0Ν连接到V REF。通过可连接到OUT的待机稳压器(图1或 3中未示出），稳压器输出被初始化到VDD，其中V DD是最终的稳压电压。Μ0ΝΒ节点与VDD相同，因 为在电阻路径中没有电流。在稳压器导通(EN=1)之后，随着Μ0ΝΒ节点放电到V REF，唤醒过程 开始。Μ0ΝΒ节点具有两个放电路径:通过R225到地，以及通过Msw 47到Clead 2LR2到地的电 流路径将帮助放电，而Msw到CLEAD是由于在Μ0ΝΒ和Μ0Ν节点处的不同的初始电压而创建的另 外的电流路径。这将使得在唤醒时段期间Μ0Ν节点升高到V REF之上，如在凸起处所示。由于在 Μ0Ν节点处的电势大于VREF，在M2 13中的电流将比在Ml 11中的电流小，减慢了 PPG节点的放 电并且导致唤醒时间增加。如果负载在稳压器稳定之前汲取电流，OUT降落进一步增加。因 为此，使用该电源的内部电路可能不能够响应，导致数据转移中的错误。
[0018] -种方式是通过增大运算放大器的尾电流可以减少唤醒时间；然而，这增加了电 路的功率消耗。处理该问题的另一方式是对于在通过器件· 21的栅极处的高电容性节点 具有单独的放电路径;但是再次，这花费额外的功率并且需要在工艺变化上精确地控制放 电的持续时间。如果放电高于所要求的，将在稳压器输出处看到不希望的过冲 (overshoot)〇
[0019] 图3呈现了并入用于改善唤醒响应的方面而没有这些缺陷的稳压器电路的示例性 实施例。图3并入了与图1相同的元件，而且还并入了延迟元件61。与Msw 47将其栅极直接 连接以接收EN不同，替代地，其接收由延迟元件w 61从EN产生的延迟的版本ENd。该延迟可 以由RC网络实现，其中在RC网络中使用的电阻器可以与在稳压器的分压器中使用的电阻器 相同。
[0020] 图4示出了图3的控制信号，其中图1的控制信号(如图2中所示）以虚线覆盖用于比 较。当E