一种内嵌参考电压的ldo的制作方法
【专利摘要】本发明涉及一种内嵌参考电压的LDO，包括启动电路、PTAT电流产生器、跨阻放大器、带有频率补偿的误差放大器、功率驱动管和反馈网络；所述启动电路与PTAT电流产生器连接，所述跨阻放大器对流过反馈网络的电流和PTAT电流产生器产生的电流进行运算，然后转换为电压信号V1，电压信号V1通过误差放大器放大得到控制电压Vc，控制电压信号Vc控制功率驱动管MP的栅极以调整流经反馈网络的电流；所述跨阻放大器与误差放大器的连接端与频率补偿单元的一端连接，所述功率驱动管与反馈网络的连接端与频率补偿单元的另一端连接。反馈网络和PTAT电流产生器在跨阻放大器和误差放大器的控制下能产生基准参考电压，而无需独立的基准参考电压，能降低LDO的静态功耗。
【专利说明】
一种内嵌参考电压的LDO
技术领域
[0001] 本发明涉及电子电路技术，具体的说是涉及模拟集成电路中的低压差线性稳压 器。
【背景技术】
[0002] 随着微电子技术的迅猛发展，电源管理芯片已经广泛应用于计算机、通信网络和 便携式电子产品等领域。和DC-DC转换器和电荷栗电路相比，低压差线性稳压器(Low Dropout Regulator ，LD0)， 因为具有响应速度快，低噪声等特点而广泛的应用于模拟系统和混 合信号系统之中。
[0003] 常见的LD0结构如图1所示，由带隙基准参考电压、误差放大器、频率补偿单元、功 率驱动管MP和反馈网络组成，CL为负载电容。其中反馈网络由两个分压电阻R1和R2组成，带 隙基准参考电压通常由与温度成正比的电流Ipm流经PNP三极管Q1和电阻器R3产生。反馈 网络对输出电压进行采样，然后和参考电压进行比较，然后通过误差放大器来控制功率管 MP的栅极，以此来调整输出电压V?t，输出电压可计算为：
[0005] 不同的设计方案致力于改善传统LD0的瞬态响应，但是这些LD0都需要独立的带隙 基准参考电压，增加了LD0的静态功耗。
【发明内容】
[0006] 鉴于此，本发明提供一种内嵌参考电压的低压LD0,无需独立的带隙基准参考电 压，能降低LD0的静态功耗。
[0007] 为达到上述目的，本发明提供如下技术方案:一种内嵌参考电压的LD0,包括启动 电路、PTAT电流产生器、跨阻放大器、带有频率补偿的误差放大器、功率驱动管和反馈网络； 所述启动电路与PTAT电流产生器连接，所述跨阻放大器对流过反馈网络的电流和PTAT电流 产生器产生的电流进行运算，然后转换为电压信号VI，电压信号VI通过误差放大器放大得 到控制电压Vc，控制电压信号Vc控制功率驱动管Mp的栅极以调整流经反馈网络的电流;所 述跨阻放大器与误差放大器的连接端与频率补偿单元的一端连接，所述功率驱动管与反馈 网络的连接端与频率补偿单元的另一端连接。
[0008] 进一步，所述启动电路包括第一 PM0S管MP1、第二PM0S管MP2和第一 NM0S管MN1;所 述第一 PM0S管MP1的源极、第二PM0S管MP2的源极接电源VDD，所述第一 PM0S管MP1的栅极与 第一 NM0S管丽1的源极、第一 NM0S管丽1的漏极接地;所述第一 PM0S管MP1的漏极分别与第一 NM0S管丽1的栅极、第二PM0S管MP2的栅极连接，第二PM0S管MP2的漏极与PTAT电流产生器连 接。
[0009] 进一步，所述PTAT电流产生器包括第三PM0S管MP3、第四PM0S管MP4、第二匪0S管 MN2、第三匪0S管MN3、第五匪0S管MN5和第一电阻器R1;所述第三PM0S管MP3的源极、第四 PMOS管MP4的源极与连接电源VDD，所述第三PMOS管MP3的栅极与第四PMOS管MP4的栅极连 接，第三PM0S管MP3的栅极与漏极连接;第三PM0S管MP3的漏极与第二匪0S管丽2的漏极连 接，第二匪0S管丽2的源极经第一电阻器R1接地;第二PMOS管MP2的漏极分别与第二匪0S管 丽2的栅极、第三匪0S管MN3的栅极、第三匪0S管MN3的漏极、第四PMOS管MP4的漏极、第五 NM0S管MN5的栅极连接;第三NM0S管MN3的栅极接地，第五NM0S管的源极接地，第五NM0S管的 漏极与跨阻放大器连接。
[0010] 进一步，所述跨阻放大器包括第五PMOS管MP5和第六PMOS管MP6，所述第五PMOS管 MP5的源极、第六PM0S管MP6的源极接电源VDD，所述第五PM0S管MP5的栅极与第六PM0S管MP6 的栅极连接，第五PM0S管MP5的漏极分别与第五PM0S管MP5的栅极、误差放大器、反馈网络连 接，所述第六PM0S管MP6的漏极分别与第五NM0S管MN5的漏极、误差放大器连接。
[0011] 进一步，所述误差放大器电路包括第六匪0S管丽6、第七匪0S管MN7、第七PM0S管 MP7、第八PM0S管MP8、第三电阻器RZ、第一电容CZ和第二电容Cm;所述第七PM0S管MP7的源 极、第八PM0S管MP8的源极接电源VDD，所述第七PM0S管MP7的栅极与第六PM0S管MP6的漏极 连接，第八PM0S管MP8的栅极与第五PM0S管MP5的漏极连接，所述第七PM0S管MP7的漏极分别 与第三电阻器RZ的一端、第六NM0S管MN6的漏极、第七NM0S管MN7的栅极连接，第一电阻器RZ 的另一端分别与第一电容CZ的一端、第六匪0S管MN6的栅极连接，所述第一电容CZ的另一 端、第六NM0S管MN6的源极、第七NM0S管MN7的源极接地;所述第二电容Cm的一端与第五NM0S 管丽5的漏极连接，第二电容Cm的另一端作为LD0的输出端，所述第八PM0S管丽8的漏极与第 七NM0S管MN7的漏极连接。
[0012] 进一步，所述功率驱动管包括PM0S管MP，所述反馈网络包括第二电阻器R2、第八 NM0S管MN8和第四NM0S管MN4,所述PM0S管MP的源极接电源VDD，PM0S管MP的栅极与第八PM0S 管MP8的漏极连接，PMOS管MP的漏极经第二电阻器R2与第八匪0S管MN8的漏极连接，第八 匪0S管丽8的漏极分别与第八NM0S管丽8栅极、第四匪0S管MN4的栅极连接，第八匪0S管丽8 的源极、第四NM0S管MN4的源极接地，第四NM0S管MN4的漏极与第五PM0S管MP5的漏极连接。
[0013] 由于采用了以上技术方案，本发明具有以下有益技术效果：
[0014] 反馈网络和PTAT电流产生器在跨阻放大器和误差放大器的控制下能产生基准参 考电压，而无需独立的基准参考电压，能降低LD0的静态功耗。
【附图说明】
[0015] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进 一步的详细描述，其中：
[0016] 图1为传统的LD0逻辑结构示意图；
[0017]图2为本发明的LD0逻辑结构示意图；
[0018] 图3为本发明的LD0的电路结构示意图；
[0019] 图4为本发明的LD0的输出电压随温度变化示意图；
[0020] 图5为本发明的LD0的负载传输响应示意图。
【具体实施方式】
[0021] 以下将结合附图，对本发明的优选实施例进行详细的描述;应当理解，优选实施例 仅为了说明本发明，而不是为了限制本发明的保护范围。
[0022]如图2所示，为本发明的LD0的拓扑结构，包括启动电路、PTAT电流产生器、跨阻放 大器、误差放大器，频率补偿单元，功率管MP和反馈网络。跨阻放大器对流过反馈网络的电 流和PTAT电流进行运算，然后转换为电压信号VI，电压信号VI通过误差放大器放大得到控 制电压Vc，控制电压信号Vc控制功率驱动管MP的栅极以调整流经反馈网络的电流。使得Is =Iptat/K，输出电压可计算为：
[0024] 其中VGS,μ为NM0S管丽8的栅源电压。设计丽8工作在亚阈值区域，节省功耗，其栅源 电压呈负温度系数，通过合理的设计Κ和R2的值，可使输出电压Vout与温度无关。随着CMOS 工艺特征尺寸和电源电压降低，M0S管工作的栅源电压VCS,μ逐步降低，可以得到更低的与温 度无关的输出电压。
[0025] 综上:本发明的LD0无需独立的带隙基准参考电压，能节省功耗。
[0026] 如图3所示，为本发明的具体的电路图，一种内嵌参考电压的LD0,包括启动电路、 PTAT电流产生器、跨阻放大器、带有频率补偿的误差放大器、功率驱动管和反馈网络;所述 启动电路与PTAT电流产生器连接，所述跨阻放大器对流过反馈网络的电流和PTAT电流产生 器产生的电流进行运算，然后转换为电压信号VI，电压信号VI通过误差放大器放大得到控 制电压Vc，控制电压信号Vc控制功率驱动管MP的栅极以调整流经反馈网络的电流;所述跨 阻放大器与误差放大器的连接端与频率补偿单元的一端连接，所述功率驱动管与反馈网络 的连接端与频率补偿单元的另一端连接。具体的，
[0027] 所述启动电路包括第一 PM0S管MP1、第二PM0S管MP2、第一 NM0S管丽1组成；
[0028] 所述PTAT电流产生电路包括第三PM0S管MP3、第四PM0S管MP4、第二NM0S管MN2、第 三NM0S管MN3、第五NM0S管MN5和第一电阻器R1;
[0029] 跨阻放大器电路包括第五PM0S管MP5、第六PM0S管MP6组成；
[0030] 误差放大器电路包括第六NM0S管MN6、第七匪0S管MN7、第七PM0S管MP7、第八PM0S 管MP8、第三电阻器RZ和第一电容CZ和第二电容Cm;
[0031] 所述功率管包括PM0S管MP;
[0032] 所述反馈网络包括第二电阻器R2和第八NM0S管MN8、第四NM0S管MN4;
[0033] 第一 PM0S管MP1的源极、第二PM0S管MP2的源极、第三PM0S管MP3的源极、第四PM0S 管MP4的源极、第五PM0S管MP5的源极、第六PM0S管MP6的源极、第七PM0S管MP7的源极、第八 PM0S管MP8的源极和功率管MP的源极均接电源VDD;
[0034] 第一 PM0S管MP1的漏极、第二PM0S管MP2的栅极和第一 NM0S管丽1的栅极连接；
[0035] 第二PM0S管MP2的漏极、第二NM0S管丽2的栅极、第三匪0S管丽3的栅极和漏极、第 五NM0S管丽5的栅极和第四PM0S管MP4的漏极连接；
[0036] 第四PM0S管MP4的栅极、第三PM0S管MP3的栅极与漏极和第二NM0S管MN2的漏极相 连；
[0037] 第二NM0S管MN2的源极与第一电阻器R1的一端相连，第一电阻器R1的另一端接地， [0038] 第五匪0S管丽5的漏极、第六PM0S管MP6的漏极、第七PM0S管MP7的栅极分别与第二 电容Cm的一端相连；
[0039] 第六PM0S管MP6的栅极、第五PM0S管MP5的栅极与漏极、第四NM0S管MN4的漏极分别 与第八PM0S管MP8的栅极相连；
[0040] 第四匪0S管MN4的栅极、第八NM0S管的栅极与漏极分别与第二电阻器R2的一端相 连；
[0041 ] 第七PM0S管MP7的漏极、第六NM0S管MN6的漏极、第七NM0S管MN7的栅极分别与第三 电阻器RZ的一端相连;第三电阻器RZ的另一端、第一电容器CZ的一端分别与第六NM0S管MN6 的栅极相连；
[0042] 第八PM0S管MP8的漏极、第七NM0S管MN7的漏极分别与PM0S管MP的栅极相连；
[0043 ] PM0S管MP的漏极、第二电阻器R2的另一端分别与第二电容器Cm的另一端相连； [0044] 第一匪0S管丽1的源极、第一匪0S管丽1的漏极、第三匪0S管丽3的源极、第四匪0S 管MN4的源极、第五NM0S管MN5的源极、第六NM0S管MN6的源极、第七NM0S管MN7的源极、第八 NM0S管MN8的源极、第一电阻R1的另一端和第一电容器CZ的另一端均接地GND。
[0045]下面对本发明运算放大器的驱动能力进行验证，在SMIC 65nm标准CMOS下，通过 Cadence Spectre仿真，本发明的LD0的输出电压随温度的变化如图4所示:根据验证结果， 本发明的LD0输出电压约为0.6V，且随温度变化很小。当负载电容为1 OOpF时，输出电流在 100ns内从0mA切换到50mA时，输出电压如图5所示，根据验证结果，本发明的LD0响应时间约 为1.5ys，过冲为88mV下冲为57mV，静态功耗仅为28μΑ。
[0046]以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人 员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的 这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些 改动和变型在内。
【主权项】
1. 一种内嵌参考电压的LDO,其特征在于：包括启动电路、PTAT电流产生器、跨阻放大 器、带有频率补偿的误差放大器、功率驱动管和反馈网络;所述启动电路与PTAT电流产生器 连接，所述跨阻放大器对流过反馈网络的电流和PTAT电流产生器产生的电流进行运算，然 后转换为电压信号VI，电压信号VI通过误差放大器放大得到控制电压Vc，控制电压信号Vc 控制功率驱动管MP的栅极以调整流经反馈网络的电流;所述跨阻放大器与误差放大器的连 接端与频率补偿单元的一端连接，所述功率驱动管与反馈网络的连接端与频率补偿单元的 另一端连接。2. 根据权利要求1所述的内嵌参考电压的LD0,其特征在于：所述启动电路包括第一 PM0S管MP1、第二PM0S管MP2和第一 NM0S管MN1;所述第一 PM0S管MP1的源极、第二PM0S管MP2 的源极接电源VDD，所述第一 PM0S管MP1的栅极与第一匪0S管MN1的源极、第一匪0S管MN1的 漏极接地;所述第一 PM0S管MP1的漏极分别与第一 NM0S管MN1的栅极、第二PM0S管MP2的栅极 连接，第二PM0S管MP2的漏极与PTAT电流产生器连接。3. 根据权利要求2所述的内嵌参考电压的LD0,其特征在于:所述PTAT电流产生器包括 第三PM0S管MP3、第四PM0S管MP4、第二NM0S管MN2、第三NM0S管MN3、第五NM0S管MN5和第一电 阻器R1;所述第三PM0S管MP3的源极、第四PM0S管MP4的源极与连接电源VDD，所述第三PM0S 管MP3的栅极与第四PM0S管MP4的栅极连接，第三PM0S管MP3的栅极与漏极连接;第三PM0S管 MP3的漏极与第二NM0S管MN2的漏极连接，第二NM0S管MN2的源极经第一电阻器R1接地;第二 PM0S管MP2的漏极分别与第二NM0S管MN2的栅极、第三NM0S管MN3的栅极、第三NM0S管MN3的 漏极、第四PM0S管MP4的漏极、第五匪0S管丽5的栅极连接;第三NM0S管丽3的栅极接地，第五 NM0S管的源极接地，第五NM0S管的漏极与跨阻放大器连接。4. 根据权利要求3所述的内嵌参考电压的LD0,其特征在于:所述跨阻放大器包括第五 PM0S管MP5和第六PM0S管MP6,所述第五PM0S管MP5的源极、第六PM0S管MP6的源极接电源 VDD，所述第五PM0S管MP5的栅极与第六PM0S管MP6的栅极连接，第五PM0S管MP5的漏极分别 与第五PM0S管MP5的栅极、误差放大器、反馈网络连接，所述第六PM0S管MP6的漏极分别与第 五NM0S管MN5的漏极、误差放大器连接。5. 根据权利要求4所述的内嵌参考电压的LD0,其特征在于:所述误差放大器电路包括 第六NM0S管MN6、第七NM0S管MN7、第七PM0S管MP7、第八PM0S管MP8、第三电阻器RZ、第一电容 CZ和第二电容Cm;所述第七PM0S管MP7的源极、第八PM0S管MP8的源极接电源VDD，所述第七 PM0S管MP7的栅极与第六PM0S管MP6的漏极连接，第八PM0S管MP8的栅极与第五PM0S管MP5的 漏极连接，所述第七PM0S管MP7的漏极分别与第三电阻器RZ的一端、第六NM0S管MN6的漏极、 第七NM0S管MN7的栅极连接，第一电阻器RZ的另一端分别与第一电容CZ的一端、第六NM0S管 丽6的栅极连接，所述第一电容CZ的另一端、第六匪0S管MN6的源极、第七NM0S管MN7的源极 接地;所述第二电容Cm的一端与第五匪0S管MN5的漏极连接，第二电容Cm的另一端作为LD0 的输出端，所述第八PM0S管MN8的漏极与第七NM0S管MN7的漏极连接。6. 根据权利要求5所述的内嵌参考电压的LD0,其特征在于:所述功率驱动管包括PM0S 管MP，所述反馈网络包括第二电阻器R2、第八NM0S管丽8和第四NM0S管MN4，所述PM0S管MP的 源极接电源VDD，PM0S管MP的栅极与第八PM0S管MP8的漏极连接，PM0S管MP的漏极经第二电 阻器R2与第八NM0S管MN8的漏极连接，第八NM0S管MN8的漏极分别与第八NM0S管MN8栅极、第 四匪0S管MN4的栅极连接，第八NM0S管丽8的源极、第四NM0S管MN4的源极接地，第四匪0S管 MN4的漏极与第五PMOS管MP5的漏极连接。
【文档编号】G05F1/565GK105867506SQ201610232201
【公开日】2016年8月17日
【申请日】2016年4月14日
【发明人】廖鹏飞, 张颜林, 谭林, 雷昕, 苏晨, 刘伦才
【申请人】中国电子科技集团公司第二十四研究所