减少模拟浮栅存储器中的保持损失的制作方法

本公开总体涉及集成电路电气制造，并且更具体地涉及包括模拟浮栅存储器单元的集成电路的后制作处理，以改善数据保持能力。

背景技术：

越来越重要的类型的半导体集成电路实施模拟电路功能，其中在模拟域中传送和处理输入信号和输出信号和信息。通常，模拟集成电路功能依赖于在芯片上建立和调节的参考电平(电压和电流)。模拟集成电路的正常运行，且特别是在电源电压、温度和其它操作条件的变化期间的这种运行通常严重地取决于参考电压和电流在这些变化期间的稳定性。然而，在集成电路的物理参数中反映的制造变化可以影响在这些集成电路中产生的参考电平。因此，许多模拟集成电路在那些集成电路内包括“修整”或调整芯片上精密参考电路的一些能力以及其它电路功能。修整通常在制造时，在对所制造的原始电路的性能进行电气测量或其它评估之后执行。

近来，可编程非易失性存储器元件已被考虑用作修整元件，例如代替熔丝或反熔丝。这些非易失性存储器元件的示例包括浮栅金属氧化物半导体(MOS)晶体管，其中晶体管的状态由在浮栅电极(例如浮动电容器极板)处捕获的电荷限定。通过诸如Fowler-Nordheim隧穿和热载流子注入的机制实现器件的编程。浮栅结构的编程作为修整技术是有吸引力的，因为现代编程方法的精度可以设置电荷，并且因为该编程操作是纯电气过程。Roman等人在“A 1μABandgap-Less Programmable Voltage Regulator”，56th International Midwest Symposium on Circuits and Systems，(IEEE，2013)，pp.5-8中描述这种可编程电压参考电路的示例，通过引用并入本文。

然而，考虑到修整只能在制造时(例如，在封装之前)进行，浮栅元件对电路参数的修整依赖于在器件寿命期间在浮栅处保持俘获电荷。但是已经观察到模拟集成电路中的常规浮栅结构表现出随时间的一定程度的电荷泄漏，这导致电路中依赖于这些结构修整的电平的降低。因此，尽管对于某些模拟电路(例如带隙参考电路)的模拟浮栅技术所需的小芯片面积是有吸引力的，但是这些器件的电荷保持能力对于在某些应用中使用来说经常不是充分可靠的，特别是旨在高温环境中使用的那些应用，例如远程传感器和系统(例如，在机器到机器网络中)。

这种数据保持弱点已通过使用用于这些模拟浮栅电容器的特定的电介质膜来解决。但是通过需要附加的电介质沉积工艺过程以及其它附加的工艺步骤，例如用于这些电容器的附加导体层的沉积和图案化，这种特定的构造必然增加集成电路的制造成本。例如，已知将模拟浮栅器件构造为双层多晶硅器件，其中在两个多晶硅层之间形成限定隧穿区的专用电介质膜。该方法需要用于单独隧穿电介质膜的附加沉积工艺过程，并且由于该膜相对较厚，所以每单位面积呈现相对小的电容。

作为进一步的背景，已经在诸如二氧化硅的电介质膜中观察到应力诱导的泄漏电流(SILC)的现象。根据用于SILC的常规模型，二氧化硅结构中的缺陷由膜两侧的电应力产生。这些缺陷用作电荷陷阱，使得电子或空穴可以被捕获在电介质膜内。已知由穿过薄电介质膜的Fowler-Nordheim或其它隧穿编程的浮栅器件易受此机制的影响，因为穿过电介质膜的编程电荷的一部分可以在应力诱导位点处被捕获。

技术实现要素：

所描述的示例提供一种改进浮栅存储器器件的制造时的数据保持能力的方法。

所描述的示例提供这种方法，该方法可以有效地实施而几乎不增加制造成本。

所描述的示例提供这种方法，该方法提供这种改进的数据保持性能而不需要附加的沉积工艺。

所描述的示例提供这种方法，该方法使得能够在精密参考电路中使用模拟浮栅器件，例如代替带隙参考电路。

根据所描述的示例，根据期望的工艺技术制造包括被编程到期望的模拟电平的浮栅电容器的集成电路，并且将浮栅电容器电编程到期望的模拟电平。在该编程或修整之后，集成电路在升高的温度下经受调节烘烤达选择的持续时间。然后再次对集成电路进行电编程，以恢复所期望的模拟电平。

根据一些描述的示例，多个集成电路(每个包括至少一个包括可编程浮栅器件的电路)以晶片形式制作。在集成电路的第一电气测试中，集成电路中的浮栅器件被可编程地修整到选择的模拟电平。在第一电气测试之后，在根据电荷泄漏机制的活化能选择的时间和温度下通过烘烤来调节集成电路。在烘烤之后，将器件重新修整到所选择的电平。

附图说明

图1是示例实施例可以与其一起使用的可编程浮栅极器件的示意形式的电气图。

图2a和2b分别是图1的器件的物理构造的平面图和横截面图。

图3a和3b是模拟浮栅集成电路的样本的数据保持性能的图示。

图4是根据实施例的制作具有改进的数据保持的浮栅器件的方法的流程图。

图5是在选择用于调节烘烤的参数时使用的时间对温度的一系列图示。

具体实施方式

在集成电路中，包括被称为模拟浮栅电路的类型的可编程电路，实施本说明书中描述的一个或多个实施例，并且这种实施在该背景中是特别有利的。然而，示例实施例可以有益地应用于其它应用中，诸如浮栅数字存储器单元，特别是旨在每个单元存储多于一个数字位的那些浮栅数字存储器单元。

图1是示例实施例可以与其结合使用的常规模拟浮栅电路的布置的电气示意图。该模拟浮栅电路包括用于多个功能的电浮动电极。具体地，图1的该电路中的模拟浮栅电极2用作用于金属氧化物半导体(MOS)晶体管4的栅电极，并且用作存储电容器6的第一极板(plate)。晶体管4可以在模拟电路或诸如放大器的其它功能件的输入处。存储电容器6的第二极板耦合到参考电压，在该示例中即接地。在操作中，对于给定的漏极到源极偏压，存储在存储电容器6两端的电压确定MOS晶体管4的栅极处的电压，并且因此确定晶体管4在漏极D和源极S之间传导的程度。

在该布置中，模拟浮栅电极2通过隧穿电容器8p、8n可编程到特定的模拟状态。模拟浮栅电极2还用作这些隧穿电容器8p、8n中的每个的第一极板。在该示例中，隧穿电容器8p的第二极板连接到端子TP，而隧穿电容器8n的第二极板连接到端子TN。用于隧穿电容器8p、8n的电容器电介质被预期相对较薄，以允许诸如Fowler-Nordheim隧穿的机制根据偏压在端子TP、TN和模拟浮栅电极2之间转移电荷。隧穿电容器8p、8n允许将存储的电荷编程到浮栅电极2上，并且允许移除该存储的电荷(“擦除”)。在其中擦除不是必需或期望的许多实施方式中，仅实施这些隧穿电容器8p、8n中的一个。

在操作中，通过相对于端子TP处的电压和存储电容器6的相对极板处的接地参考电压施加适当的负电压的脉冲到端子TN，利用隧穿通过遂穿电容器8n的电子执行对模拟浮栅电极2的编程。对于完全编程的电平，这种“编程”脉冲的示例是相对于端子TP和地在端子TN处大约-11伏的电压，大约20毫秒。电容器8n、8p、6的分压器将导致该电压的大部分出现在隧穿电容器8n两端，使得电子能够隧穿通过其电容器电介质到达模拟浮栅电极2。考虑到在模拟浮栅电极2和任何其它电路元件之间不存在直接(例如，DC)连接，这些电子然后将在模拟浮栅电极2处被捕获。相反，通过相对于端子TN和存储电容器6的相对极板处的接地参考电压在端子TP处施加适当的正电压，可以从模拟浮栅电极2移除电子。电容器8n、8p、6的分压器将导致该电压的大部分出现在隧穿电容器8p两端，使得在模拟浮栅电极2上捕获的电子隧穿通过其电容器电介质到达端子TP。为了移除完全编程的电平，这样的“擦除”脉冲的示例是相对于端子TN和地在端子TP处大约+11伏的电压，持续时间大约为20毫秒。可以调整编程和擦除脉冲的持续时间以精确地设置模拟浮栅电极2处的电荷状态。在编程之后，模拟浮栅电极2上捕获的电荷将在存储电容器6的两端建立电压，且因此将建立MOS晶体管4的控制其导通的栅电压。因此隧穿电容器8n、8p使得能够精确地设置模拟浮栅电极2处的电荷，并且因此精确地调整包括MOS晶体管4的电路的模拟状态。

图1的模拟浮栅电路在各种电路环境中是有用的，包括电压和电流参考电路、可编程门阵列结构、数字电路中的模拟电路和参考电路的修整能力、电平移位电路和多位EEPROM存储器单元(例如，其中每个浮栅存储器单元能够存储中间电平)。替代实施例是可能的。

图2a以平面图示出例如图1中电气地示出并且实施例可以与其结合使用的模拟浮栅结构。图2b以横截面示出电容器6的构造。图2a和2b所示的元件的尺寸相对于彼此不一定按比例。例如，相对于相同元件的长度，图2a所示的元件的宽度实际上可以比所示的窄得多。类似地，图2b的横截面视图中的元件的相对厚度可以不对应于实际器件的厚度。在任何情况下，这些结构可以通过常规制造技术制作，包括在延伸到亚微米范围的那些过程节点处。图2a和2b的结构可适用于期望的制造技术。

如图2a所示，模拟浮栅电极2由多晶硅(多晶硅)元件16构成，该多晶硅元件16在形成多个器件或部件的过程中在半导体晶片的表面上(或在绝缘体硅片的背景中，在半导体表面层上，)延伸。多晶硅元件16通常被掺杂到期望的导电类型和浓度，以导电到期望的程度，例如对于其中MOS晶体管4是n沟道的该示例，通过n型掺杂。多晶硅元件16在其端部具有用作存储电容器6的下极板的加宽部分，并且另外地较窄，例如处于制造技术的最小特征尺寸。如图2b中所示的存储电容器6，多晶硅元件16的下极板部分覆盖沟槽隔离电介质结构13。栅极电介质17(例如，由沉积或热二氧化硅形成)设置在隔离电介质结构13的表面和多晶硅元件16之间，并且还将在多晶硅元件16下方多晶硅元件16覆盖有源区(例如，在晶体管4和隧穿电容器8p，8n处)的那些位置处。在该示例中，形成有隔离电介质结构13的表面是p型硅衬底10的顶表面。存储电容器6的上极板12由诸如氮化钽的金属形成，并且在该位置处覆盖多晶硅元件16的加宽部分。在该实施例中，电容器电介质18由一个或多个电介质层构成，例如氮化硅、二氧化硅或这些或其它电介质材料的组合。

再次参考图2a，晶体管4和隧穿电容器8p、8n沿着多晶硅元件16的限定模拟浮栅电极2覆盖有源区(例如，不在隔离电介质结构13下面的半导体部分)的部分构造。MOS晶体管4被限定在多晶硅元件16覆盖p型衬底10的有源区的地方，通过栅极电介质17与其分离。以常规自对准方式在多晶硅元件16的相对侧上的p型有源区中形成重掺杂的n型源极/漏极区15_n。来自上覆的金属导体，并且如图1的电路中那样对应于端子D、S的顶侧触点，通过层间电介质层到达源极/漏极区15_n。

隧穿电容器8n基本上类似于n沟道MOS晶体管4构造，其中多晶硅元件16覆盖p型有源区的实例(由栅极电介质17分开)。重掺杂的n型源极/漏极区15_n被形成在类似于用于晶体管4的所述位置处。因为到源极/漏极区15_n的顶侧触点都连接到端子TN，所以隧穿电容器8n作为电容器而不是晶体管操作。隧穿电容器8p基本上类似于隧穿电容器8n构造，但是在多晶硅元件16覆盖n型有源区的位置处，诸如在衬底10中形成的n阱的表面。在多晶硅元件16的任一侧上到p型源极/漏极区15_p的顶侧触点连接到端子TP，以便隧穿电容器8p作为电容器操作。

如图2a所示的示例中，第一方面隧穿电容器8p、8n与存储电容器6之间的相对面积的差异以及第二方面电容器介电材料和厚度中的任何差异将被反映在这些元件之间的相对电容中。因为存储电容器6的电容显著地大于隧穿电容器8n、8p的电容(并且同样大于晶体管4的寄生栅极到有源电容)，所以可以在合理的偏压下实现电子的隧穿，以避免损坏或击穿。预期电容耦合中的这种差异以提供优良的编程和擦除性能。

集成电路中的模拟浮栅电路的电气和物理构造相对于上述的许多变化是可能的。从电气观点来看，这样的变化包括电路，诸如被布置为常规双浮栅差分放大器电路的参考电路。其它模拟浮栅电路的示例包括模拟存储器件和数字电可编程存储单元(包括可以被设置为两个以上可能状态之一，以反映多位数据值的单元)。从构造的观点来看，这样的变化包括浮栅器件的其它布置，包括多晶硅到多晶硅浮栅电容器和多晶硅到有源电容器，并且包括通过除了Fowler-Nordheim隧穿之外的其他机制可编程的浮栅器件。这样的替代结构的示例通常在此处一起指定的专利申请公开No.US2013/0221418和专利No.US8,779,550中以及在Ahuja等人的“A Very High Precision 500-nA CMOS Floating-Gate Analog Voltage Reference”，J.Solid-State Circ.，Vol.40，No.12(IEEE，December 2005)，pp.2364-72，中描述，所有这些参考文献通过引用并入本文。

数据保持是浮栅器件中的一个显著弱点，特别是在模拟和其他精密应用中，其中在浮栅器件处的捕获电荷的降低在包括这种器件的电路的输出处反应出来，有时达到在集成电路的操作寿命内发生在浮栅器件处的电荷损失可检测的程度。该电荷损失的机制是温度加速的，且因此可以通过将集成电路暴露于高温来加速。因此，对于包括模拟浮栅器件的集成电路的常见加速寿命测试是在至少125℃的温度下无偏烘烤达大约1000小时。

例如，图3a示出模拟浮栅电路的样本中的数据保持损失的示例。具体地，该样本中的电路是电压参考电路，其已经通过对浮栅电容器进行电编程而被修整以提供期望的输出电压Vout。图3a中分析的样本包括晶片形式的来自三个不同晶片批次上的多个晶片的超过150个单独电路。在图3a中，分布的标记“初始”示出在对参考电路的浮栅器件进行初始修整以提供3.00伏特的标称输出电压Vout之后参考电路的输出电压。水平线表示两个晶片批次的输出电压分布的标准偏差。在该初始修整之后，样本呈现基本上为3.00伏特的平均输出电压Vout，其中标准偏差约为10mV。

图3a还示出在250℃下进行24小时烘焙之后的该集成电路的相同样本的输出电压，其分布标记为“烘烤后”。从这些结果显而易见，该烘烤引起显著和可检测的保持损失，将平均输出电压Vout移位到约2.90伏特，其中如约50mV的标准偏差明显的，样本中有宽的变化。该实验指示，电荷损失在晶片批次内以及在晶片批次之间变化。来自这种高温烘烤的保持损失预示这些电路总体上会在系统寿命期间发生输出电压Vout的漂移。这种数据保持损失使得模拟浮栅电路和器件不适合于许多精密应用。

根据示例实施例，在数据保持烘烤(如图3a中所示)或在系统使用中从浮栅器件损失的捕获电荷的性质不同于被编程到浮栅器件中的且在浮栅器件处捕获的电荷。这些类型的捕获电荷的性质的差异对于在制造工艺流程中调节浮栅器件是有用的，使得它们在工作寿命期间的数据保持性能得到显著改进。

基于实验，认为从已编程的浮栅器件随时间和温度损失的电荷是器件中最弱结合的电荷，即捕获电荷处于较低能级。浮栅器件中的这些类型的捕获电荷被认为包括由于处理(例如，在沉积和蚀刻工艺期间的等离子体充电)而围绕浮栅器件的电介质材料中的电荷，以及还有在电容器(或晶体管栅极)电介质中在由编程的电应力和在电介质材料两侧上施加电场的其它操作(例如，类似于应力诱导的泄漏)引起的缺陷处捕获的电荷。更具体地，由处理产生的捕获电荷总计等于制造时已经存在于器件上的电荷，并且不取决于编程操作。相比之下，电应力诱导的捕获电荷主要由将浮栅从其原始的制造时的状态编程到标称修整电平所包含的高电场和显著的编程电流产生。在这些情况的每一种情况下，在数据保持烘烤中损失的捕获电荷被预期为通过Frankel-Poole传导和其他机制在其系统使用的正常操作期间随时间从浮栅器件损失的相同电荷。

相反地，在浮栅元件本身(例如，图2a和图2b中的电容器6的多晶硅元件16)上捕获的编程电荷被认为是处于比处理电荷和在电介质膜的应力诱导缺陷处的电荷高的能级。这些能级通常表示为活化能。在这点上，认为在浮栅元件上捕获的编程电荷具有至少1.0eV的活化能。相反，认为显著量的大部分氧化物电荷(其是来自制造工艺的捕获电荷)和电应力诱导电荷具有低于1.0eV的活化能。例如，硅/电介质界面陷阱的活化能范围从中间隙(0.0eV)到价带和导带的边缘(约0.6eV)。就这种和其它无意(例如，不在浮栅电极上)捕获电荷处于高于1.0eV的活化能而言，这种高能级电荷被预期不影响器件在正常操作寿命内的数据保持性能。

结合示例实施例，已经发现这些活化能差异有利于在制造测试期间调节浮栅器件。通常，示例实施例通过基本上移除低活化能捕获电荷(其可影响长期数据保持)并用高活化能捕获电荷(其在系统寿命期间更加稳定)代替该电荷来实行这种调节。结果，可以调节诸如在模拟电路(例如，电压或电流参考电路)中的修整浮栅器件以确保该修整电平的长期稳定性和可靠性。

参考图4，描述了用于制造包括模拟或其它电路的集成电路的方法的示例实施例，该模拟或其它电路包括被编程到相对精确修整电平的浮栅器件。

如图4所示，该方法从工艺20开始，其中制造包括可编程浮栅器件的集成电路，特别是被编程到诸如在模拟和其他精密电路中使用的特定电平的浮栅器件。制造工艺20可以以用于制作集成电路的特定技术的常规方式来实行。在上述并入的专利申请公开号US 2013/0221418、专利号US 8,779,550和上述引用的Ahuja等人的文章中描述了适合用作根据示例性实施例的工艺20的合适的工艺流程的示例。由工艺20产生的可编程浮栅器件可以是电容器的形式，例如图2a和图2b的电容器6，其中一个极板被电隔离(例如“浮动”)，或者可以是晶体管的形式，其中栅电极被电隔离或浮动。对于浮栅电容器的情况，可以使用各种类型的电容器构造，包括诸如图2a和图2b中所示的金属到多晶硅电容器、聚乙烯到聚乙烯电容器和聚乙烯到有源电容器。浮栅晶体管可以被构造为具有电浮动的单个栅电极，或者在包括多个栅电极的晶体管中，包括浮栅电极和一个或多个控制电极。此外，包括浮栅器件的各种电路可以广泛变化，包括模拟或数字存储器功能，电压参考和诸如低压降调节器(LDO)的调节器电路。因此，在由工艺20制造的集成电路中制作的浮栅器件和电路的类型可以在构造上变化。

在工艺22中，对在工艺20中制造的集成电路中的浮栅器件进行初始修整。该修整通常作为包括浮栅器件的集成电路的更广泛的电气测试的一部分来执行，其中这种电气测试包括适于特定集成电路的那些功能和参数测试。通常，示例实施例中的电气测试和修整工艺22将用制造的晶片形式的集成电路来进行，例如通过在常规的“多探针”测试站使用自动测试设备进行。在晶片形式的情况下对集成电路的这种测试和修整可以允许探针直接接入用于浮栅器件的编程电路或者接入包括浮栅器件的电路的输出或两者。替代地，在对工艺20中制造的集成电路进行切割和封装之后，可以执行电气测试和修整工艺22，特别是如果包括浮栅器件的电路可以从外部引脚直接或间接地接入时。

作为电气测试和修整工艺22的一部分，根据本实施例调节的浮栅器件被编程到期望的模拟电平。浮栅器件的该编程或包括该器件的电路的“修整”是通过将编程电压施加到浮栅器件的端子以实现到浮栅或极板元件或来自浮栅或极板元件的期望的电荷转移来执行。可以通过将编程偏压施加为一系列脉冲来执行该修整，其中周期性地感测电路的输出以控制编程以在期望的电路输出电平处停止。替代地，修整操作可以在与电气测试分开的电气操作中执行，其中测试操作和修整操作在不同的时间或使用彼此不同的设备来执行。

在工艺22中对浮栅器件进行所述修整中涉及的编程操作以通过诸如Fowler-Nordheim隧穿的机制的操作在浮动电极上形成净电荷。一般来说，编程涉及电子通过与浮栅电极相邻的电介质膜的移动，使得依赖于施加的编程偏压和操作机制的电子或空穴在移除编程偏压之后保持被捕获在浮栅电极上。在电气测试和修整工艺22中执行的初始编程中，该修整将每个浮栅电极从其原始的制造时的状态带到如在包括浮栅电极的电路的输出处所反映的期望的编程电平。在图3a中，通过初始编程器件样本(“初始”)的3.00伏特的输出电压Vout示出了该编程状态的示例。

根据示例实施例，在电气测试和修整工艺22之后，修整的集成电路在工艺24中经受调节烘烤。可以以与在电气测试和修整工艺22中相同的形式(例如以晶片形式)在集成电路上执行调节烘烤工艺24，或者替代地可以在包括封装的其它处理之后执行调节烘烤工艺24。如下面进一步详细描述的，调节烘烤工艺24旨在引起从工艺22中编程的浮栅器件损失一些电荷，具体地是在器件中相对较弱地保留并且在集成电路的系统寿命期间易于损失的电荷。

在这点上，根据图4所示的实施例，在工艺25中确定调节烘烤工艺24的特定条件。根据示例实施例，已经发现在浮栅器件的操作寿命内最易损失的电荷类型是被温度活化机制保留的并且具有相对低的活化能的那些电荷类型。根据一些实施例，在工艺25中选择调节烘烤工艺24的条件以移除处于特定活化能和更低活化能的期望份额的电荷。因此，确定工艺25的输入包括估计将要移除的电荷的活化能E_a和从浮栅器件移除的电荷的期望的份额。

根据一种方法，基于电荷损失的温度加速的知识来执行工艺25。图5示出对于范围从0.5eV到0.9eV的各种活化能的电荷类型，对应于从浮栅器件移除至少90％的电荷的时间对温度图示。结合本实施例，认为具有大于1.0eV的活化能的捕获电荷处于足够高的能级，以致在预期温度和操作条件下不太可能在集成电路的操作寿命内损失。因此，本实施例中的调节烘烤工艺24针对如图5所示的低于1.0eV的活化能的电荷。

图5的图示是基于公知的Arrhenius方程：

其中n(t)是在时间t的电荷(电子电荷)的数目，E_a是活化能(eV)，v是碰撞频率(sec^-1)，T是温度(deg K)，并且k是玻尔兹曼常数。对于图5的图示，根据对应于150℃下的1.0eV的活化能E_a的数据估计碰撞频率v为1.2E+03sec^-1。因此，针对在n(t)＝0.90n(0)时时间t的值，在从150℃至250℃的范围内以25度步长的烘烤温度，并且针对每个活化能E_a＝[0.5eV，0.6eV，0.7eV，0.8eV，0.9eV]，通过求解Arrhenius方程来计算图5的图示。

根据该实施例，通过选择通过Arrhenius方程或通过另一方法预测的烘烤时间和烘烤温度的组合来确定工艺25，以从诸如在工艺20中制造的集成电路中的浮栅器件的浮栅器件移除处于选择的活化能或更低的活化能的捕获电荷的选择份额。要移除的电荷的选择的活化能可以通过实验来估计，或者可以基于先前的分析。参考图5，预测在约175℃下约100小时的烘烤将移除处于0.7eV的活化能E_a和更低的活化能的至少约90％的捕获电荷。类似地，预测在约250℃的温度下约24小时的烘烤将移除处于0.8eV的活化能E_a和更低的活化能的至少约90％的捕获电荷。在任何情况下，调节烘烤工艺24通常将具有至少约4小时的持续时间，并且通常将处于至少125℃的温度。

可以替代地使用用于确定调节烘烤工艺24的条件的其他方法。所述其他方法将考虑各种因素，例如捕获电荷的性质和移除的电荷量。此外，无论是遵循Arrhenius方程还是其他方法，在选择调节烘烤工艺24的特定条件时，其他因素也可以进入工艺25的确定过程。例如，烘烤可能需要在烘烤设备的最高温度或最高温度以下执行，或者在集成电路可以容忍的最高温度下执行。此外，调节烘烤所涉及的时间必然受期望的制造周期时间的限制。例如，超过24小时的烘烤通常是不期望的。

在工艺25中确定的条件下，在调节烘烤工艺24之后，然后如图5所示地对经调节的集成电路执行重新修整工艺26。根据示例实施例，重新修整工艺26再次修整浮栅器件以代替在调节烘烤24中损失的电荷。如在工艺22中，通过编程同时监视来自包括被编程的浮栅器件的电路的输出电压来执行工艺26的重新修整，以确保重新修整达到但不显著超过期望电平。在重新修整工艺26中编程的(例如，跨过电介质膜在浮栅电极处捕获的)电荷量通常将远小于工艺22的初始修整中编程的电荷量。这可以通过类推从图3a中看出，其中在250℃下24小时烘烤之后的“烘烤后”列中所示的电荷损失相当于输出电压Vout在约50mV的标准偏差下移动平均100mV。受工艺22的原始修整影响的输出电压的变化通常大得多，对于图3a的示例，为伏特数量级。

重新修整工艺26对浮栅器件编程的电平不需要必须与在工艺22中初始编程的电平匹配。给定由调节烘烤工艺24引起的器件群体之间的电荷损失的可变性，重新修整电平应当至少如在初始编程工艺22中一样大量地编程(因此，无论是指捕获的电子还是空穴，在重新修整之后浮栅电极处的电荷量等于或大于初始编程之后的电荷量)。如果期望的重新修整电平小于原始编程电平，则表现出很少或没有数据保持损失的一些器件可以在调节烘烤24之后具有大于重新修整工艺26的最终期望电平的编程电平。

此外，根据一些实施例，期望重新修整工艺26对浮栅器件编程的电平与工艺22对这些器件进行修整的初始编程是相同的。认为易受数据保持损失的电荷类型之一是被捕获在浮栅器件的电介质中的电应力诱导位点中的那种电荷。进一步认为，被捕获在那些电应力诱导位点中的电荷与在修整操作中通过电介质的编程电荷的量相关，因此其与编程电荷的量值一起增加。假设应力诱导的捕获电荷通过调节烘烤24基本上被移除(例如，如果该电荷类型具有相对低的活化能)，则最小化重新修整步骤26中的编程的程度将导致在这些应力诱导陷阱位点处捕获电荷更少。这种最小化将通过重新修整工艺26将浮栅器件编程到不大于与在工艺22的修整中最初编程的电平大致相同的电平来实现。

类似于工艺22、24，可以仍然以晶片形式的集成电路(对于其中在晶片级执行工艺22、24的那些实施方式)，或替代地在那些集成电路的封装或其他处理之后，执行重新修整工艺26。然而，如果在封装之后执行重新修整工艺26，则必须提供用于直接或间接接入包括浮栅器件的电路的一些准备，以便确保将那些器件的重新修整被执行到期望的编程电平。

结合示例实施例从实验中已经观察到，根据那些实施例的上述工艺显著地改善了浮栅器件的数据保持性能。图3b示出如图3a所示的相同样本的重新修整后性能，其中输出电压Vout由于250℃下的24小时烘烤而平均降低约100mV。如图3b中由指示“重新修整”的列所示，重新修整工艺26将标称输出电压Vout恢复至3.00伏特到样本。但是在该重新修整之后，该样本的数据保持性能从初始编程之后显著改善，其中输出电压Vout在125℃下烘烤24小时后基本上保持不变，且然后在125℃下烘烤100小时后再次保持。随后的数据指示，对于该样品，该优异的数据保持在125℃的烘烤下持续到800小时，在延长烘烤之后显示小于0.5％的损失。此外，在该延长烘烤期间的最小数据保持损失也在样本间显示出很小的变化，包括在同一批次内的晶片到晶片和在晶片批次之间。因此，可以认为通过示例实施例调节的浮栅器件的优异的数据保持将在系统使用中在包括这些器件的集成电路的预期寿命内展现。

因此，根据示例性实施例，并且已经通过实验证明，认为通过调节烘烤工艺24从浮栅器件损失的电荷是相对低的活化能的电荷，且因此是通过温度活化最容易移除的电荷，而在重新修整工艺26中重新编程的电荷是相对高活化能的电荷(例如，在浮栅电极上捕获的电荷)，且因此更难以通过温度活化移除。因为温度活化机制倾向于对浮栅器件中的数据保持损失占支配地位，所以示例实施例可以在集成电路的数据保持性能方面提供显著改善。

此外，示例性实施例可以在没有过度的成本或复杂性的情况下有效地实施到整个制造和测试流程中。因为工艺流程仅添加了用于调节烘烤的烤箱和用于重新修整的附加电气测试操作，所以最小化设备成本。避免了制作测试流程的复杂和昂贵的附加操作，例如涉及对于浮栅器件具体的电介质膜的沉积和移除。

在权利要求的保护范围内，在所描述的实施例中修改是可能的，并且其他实施例也是可能的。