专利名称：时钟生成器和生成扩展频谱时钟信号的方法
技术领域：
本发明涉及一种适用于使用两个或更多个时钟频率的系统的可变扩展频谱时钟生成器。
背景技术：
随着计算机时钟信号频率增加，可以提高计算机系统的处理速度。然而，当频率增加时，由于高频率时钟信号生成的电磁干扰(EMI)也会增加。为了防止EMI，可以典型地实现诸如屏蔽和过滤的处理方法，但是需要相当大的费用。
扩展频谱技术调制时钟信号频率，以便将集中于特定频率的能量均匀地扩展到较宽的频带上。通过利用扩展频谱技术，能够减小EMI而无需利用具有较高成本的屏蔽和/或滤波方法。
通常，改进的锁相环(PLL)可以用来生成扩展频谱时钟信号。然而，由于PLL仅能够处理相对窄的频率范围，因此PLL的使用对于生成扩展频谱时钟信号通常是不理想的。
然而，扩展频谱时钟生成器可以用来生成扩展频谱时钟信号。图1是传统的扩展频谱时钟生成器的框图。参考图1，传统的扩展频谱时钟生成器可以包括多个延迟元件11、12...13，每个延迟元件具有控制器CON和延迟单元DEL。传统的扩展频谱时钟生成器也可以包括控制器初始化单元CON INI20来初始“第四”(或第N)延迟元件13的控制器CON的状态，并且包括时钟生成单元CLOCK GEN 30来提供时钟信号到第一延迟元件11的延迟单元DEL。
延迟元件11到13可以彼此串联连接，并且传统扩展频谱时钟生成器中的延迟元件可以仅从“在前”或“上游”延迟元件接收信号，并且仅向“在后”和“下游”延迟元件发送该信号。例如，在图1中，第二延迟元件12的延迟单元可以仅从第二延迟元件12的控制器和第一延迟元件11的延迟单元DEL接收信号，并且可以仅向其控制器和和下游或在后第三延迟元件(未示出)的延迟单元DEL发送该信号。因此，可以生成这样的扩展频谱时钟(SSC)信号，其对应于由时钟生成单元30生成的时钟信号。换句话说，当输入具有特定频率的时钟信号时，传统的扩展频谱时钟生成器被设计成输出仅仅单一形式的扩展频谱时钟信号，其中信号的形式典型地预先被确定或通过传统扩展频谱时钟生成器的固定硬件配置来设置。
然而，在一个例子中，可能期望在同一系统中经常使用具有不同频率的多个时钟信号。在这种情况下，传统的扩展频谱生成器不能适用于在其现有的配置中处理多个不同时钟频率信号。因此，由于传统扩展频谱时钟生成器的硬件具有固定的形式，因此EMI的减少不能显著地被改进。
发明内容
本发明的示例实施例涉及一种时钟生成器。该时钟生成器可以包括延迟元件阵列(DCA)控制器，其接收扩展频谱时钟生成器(SSCG)信号和反馈信号中的一个来输出DCA控制信号，SSCG信号确定是否要对输入时钟信号执行扩展频谱处理。该时钟生成器可以包括时钟生成电路，其基于DCA控制信号和多个路径控制信号来输出反馈信号和扩展频谱时钟(SSC)信号，其中可以基于多个路径控制信号来控制SSC信号的调制特性。
本发明的另一个示例实施例涉及一种时钟生成器。该时钟生成器可以包括DCA控制器，其基于SSCG控制信号和反馈信号中的一个的接收，输出DCA控制信号，SSCG控制信号确定是否要对输入时钟输入信号执行扩展频谱处理。该时钟生成器可以包括时钟生成电路，其基于时钟输入信号和DCA控制信号来输出对应于反馈信号和输入时钟信号的SSC信号。该时钟生成电路可以包括多个延迟元件和多个路径控制单元，每个延迟元件进一步包括控制器和延迟单元。给定延迟元件的给定控制器可以输出从另一个给定延迟元件和给定路径控制单元中的一个接收的控制器信号，并且可以响应于与控制器一起包括在其延迟元件中的对应延迟单元的延迟信号、以及来自包括在另一个延迟元件中的延迟单元的延迟信号，输出另一个控制器信号之一。
本发明的另一个示例实施例涉及一种时钟生成器。该时钟生成器可以包括DCA控制器，响应于至少SSCG信号而输出DCA控制信号，以及时钟生成电路，基于DCA控制信号和多个路径控制信号而输出SSC信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。
包括输出至少响应SSCG信号的DCA控制信号的DCA控制器，和输出基于DCA控制信号和多个路径控制信号的SSC信号的时钟生成电路。基于多个路径控制信号控制SSC信号的调制特性。
本发明的其他示例实施例涉及一种用于生成具有多个时钟频率的输入时钟信号的SSC信号的电路。该电路包括用于输入具有多个时钟频率的时钟信号的时钟生成器，和输出至少响应SSCG信号的DCA控制信号的DCA控制器。该电路包括输出基于DCA控制信号和多个路径控制信号的SSC信号的扩展频谱时钟生成电路。基于多个路径控制信号控制SSC信号的调制特性。
本发明的其他示例实施例涉及一种用于生成具有多个时钟频率的输入时钟信号的SSC的扩展时钟生成电路。该电路包括延迟指定时间期间所接收的信号的多个延迟单元，至少一个延迟单元接收输入时钟信号，并且至少一个路径控制单元控制响应多个路径控制信号的在多个延迟单元之间发送的路径信号。该电路生成基于至少多个路径控制信号的SSC，具有基于多个路径控制信号的可控制SSC信号的调制特性。
本发明的其他示例实施例涉及一种用于生成具有多个时钟频率的输入时钟信号的SSC信号的扩展频谱时钟生成电路。该电路包括多个延迟单元，该延迟单元的至少一个被配置为延迟输入时钟信号，并包括用于接收多个路径控制信号的相应的一个的多个路径控制单元。在一对延迟单元之间排列相应路径控制单单元。该电路生成基于至少多个路径控制信号的SSC，基于多个路径控制信号可控制SSC信号的调制特性。
本发明的示例实施例从下面给出的详细描述和附图可以更完全地理解，其中相同的单元由相同的附图标记表示，通过示例说明的方式给出，并且并不只限于本发明的示例实施例。
图1是传统的扩展频谱时钟生成器的框图。
图2是根据本发明示例实施例的可变扩展频谱时钟生成器的框图。
图3是根据本发明另一个示例实施例的可变扩展频谱时钟生成器的框图。
图4是阐明根据本发明示例实施例的包括在可变扩展频谱时钟生成器中的路径控制单元和延迟元件的配置的框图。
图5是阐明根据本发明另一个示例实施例的包括在可变扩展频谱时钟生成器中的路径控制单元和延迟元件的配置的框图。
图6是根据本发明示例实施例的其中有两个信号路径包括在可变扩展频谱时钟生成器中的扩展频谱生成器的框图。
具体实施例方式
图2是根据本发明示例实施例的可变扩展频谱时钟生成器的框图。参考图2，可变扩展频谱时钟生成器200(‘时钟生成器200’)可以包括扩展频谱时钟生成电路205。扩展频谱时钟生成电路205可以包括多个延迟元件211、212、213和214，其中每一个可以包括控制器CON和延迟单元DEL、以及多个路径控制单元221、222和223。时钟生成器200可以包括延迟元件阵列(DCA)控制器CON INI 210和时钟生成器CLOCK GEN 240。
第一延迟元件211可以包括控制器CON1和延迟单元DEL1。控制器CON1可以输出利用从第一路径控制单元221接收的第一控制器输出信号C1和从延迟单元DE1接收的第一延迟输出信号D1(‘第一延迟信号D1’)得到的反馈信号C0。延迟单元DEL1输出第一延迟信号D1到第一路径控制单元221和控制器CO1。基于从时钟生成器240接收的周期时钟信号和从控制器CON1接收的反馈信号C0中的一个或两者，可以将第一延迟信号D1延迟给定时间。
响应于第一控制信号CTL1，第一路径控制单元221可以从两个所接收的信号中选择一个信号，该两个所接收的信号是旁路信号BP1和第二控制器输出信号C2，从而第一路径控制单元221输出所选择的信号(作为C1)到第一延迟元件211，如图2所示。另外，第一路径控制单元221可以不加修改地输出第一延迟信号D1到第二延迟元件212(作为D2)，或者可以旁路第一延迟信号D1来输出旁路信号BP2到第二路径控制单元222。
第二延迟元件212可以包括控制器CON2和延迟单元DEL2。控制器CON2可以输出第二控制器信号C2，其中第二控制器信号C2可以利用从第二路径控制单元222接收的第三控制器信号C3和从延迟单元DEL2接收的第三延迟输出信号D3(‘第三延迟信号D3’)得到。延迟单元DEL2输出第三延迟信号D3到第二路径控制单元222和控制器CON2。基于从第一路径控制单元221接收的第二延迟输出信号D2(‘第二延迟信号D2’)和从控制器CON2接收的第二控制器信号C2中的一个或两者，可以将第三延迟信号D3延迟给定时间。
响应于第二控制信号CTL2，第二路径控制单元222可以从两个所接收的信号(旁路信号BP3和第四控制器信号C4)中选择一个信号，从而输出所选择的信号(作为第三控制器信号C3)到第二延迟元件212，或者旁路所选择的信号(C3)并输出旁路信号BP1到第一路径控制单元221。此外，第二路径控制单元222可以不加修改地输出两个所接收的信号D3和BP2之一到第三延迟元件213(在图2中被示出为第四延迟输出信号D4)，或者旁路一信号到第三路径控制单元(未示出)并输出旁路信号BP4。
第三延迟元件213可以包括控制器CON3和延迟单元DEL3。控制器CON3可以输出第四控制器信号C4，其中第四控制器信号C4可以利用从第三路径控制单元(未示出)接收的第五控制器信号C5和从延迟单元DEL3接收的第五延迟输出信号D5(‘第五延迟信号D5’)得到。延迟单元DEL3输出第五延迟信号D5到第三路径控制单元(未示出)。基于从第二路径控制单元222接收的第四延迟信号D4和从控制器CON3接收的第四控制器信号C4，可以将第五延迟信号D5延迟给定时间。
响应于第N控制信号CTLN，第N路径控制单元(N为正整数)223可以输出所接收的信号(第七控制器信号C7)到第‘M-1’延迟元件(未示出，M为正整数)或第‘N-1’路径控制单元(未示出)，并输出所接收的信号(第六延迟输出信号D6和旁路信号BP6)到第M延迟元件214。输出到第‘M-1’延迟元件的信号被表示为第六控制器信号C6，并且输出到第M延迟元件214的信号被表示为第七延迟输出信号D7(‘第七延迟单元D7’)。
第M延迟元件214可以包括控制器CON4和延迟单元DEL4。控制器CON4可以输出第七控制器信号C7，其中第七控制器信号C7利用从DCA控制器210接收的第八控制器信号C8和从延迟单元DEL4接收的扩展频谱时钟(SSC)信号得到。延迟单元DEL4输出信号SSC，基于从第N路径控制单元223接收的第七延迟信号D7和从控制器CON4接收的第七控制器信号C7中的一个或两者，可以将信号SSC延迟给定时间。
DCA控制器210可以响应于扩展频谱时钟生成器(SSCG)控制信号(也就是，外部信号EXT.)而输出第八控制器信号C8，如图2所示。SSCG或EXT.信号确定是否对输入时钟信号和从第一控制器CON1接收的反馈信号C0执行扩展频谱处理。
如上所述，示例性可变扩展频谱时钟生成器200能够通过控制多个控制信号CTL1到CTLN适应性地被用于多个时钟频率信号。因此，即使当所使用的信号频率在某一范围中被改变或修改时，通过仅仅控制控制信号，就能够得到用于扩展信号能量的时钟生成器，而无需重新设计或重新配置扩展频谱时钟生成器，而在常规技术中这将是必需的。
尽管图2的示例实施例描述了从某一路径控制单元221到223输出的信号BP1到BP6中的一个旁路给定延迟元件，但是让给定旁路信号旁路两个或更多个延迟元件对于本领域的普通技术人员而言将是清楚的。
因此，图2说明了一种生成扩展频谱时钟信号的示例方法。在该方法中，接收SSCG信号，该信号确定是否要对输入时钟信号执行扩展频谱处理。可以基于SSCG(EXT.)信号和反馈信号中的至少一个输出DCA控制信号，如图2所示。基于DCA控制信号和多个路径控制信号CTL1-CTLN，可以生成扩展频谱时钟(SSC)信号，其中基于多个路径控制信号CTL1-CTLN控制SSC信号的调制特性。
图3是根据本发明另一个示例实施例的可变扩展频谱时钟生成器200A的框图。参考图3，用于DCA控制器210的DCA控制与图2中所示的不同。没有从第一控制器CON1输出并作为DCA控制器210的一个输入的反馈信号C0。换句话说，DCA控制器210的输入信号基于SSCG控制信号(或外部信号EXT.)和/或扩展频谱时钟(SSC)，其中DCA控制器210用于生成用来输出到第四延迟元件214的第八控制器信号C8。如上所述，SSCG或EXT.信号确定是否对由时钟生成器240生成的输入时钟信号执行扩展频谱处理。因此，图3可以说明一种用于生成给定控制器信号来初始化扩展频谱时钟生成器的给定延迟元件中的控制器的状态的示例方法，其中基于SSCG控制信号和SSC信号中的至少一个生成控制器信号。
图4和5是说明根据本发明两个不同示例实施例的包括在可变扩展频谱时钟生成器中的路径控制单元和延迟元件的配置的框图。一般而言，如图2所示，给定控制器(例如CON1)响应于从包括在相同延迟元件(例如延迟元件211)中的延迟单元(例如DEL1)输出的延迟信号而工作。然而，如图4所示，当时钟信号延迟的路径从左向右、或‘下游’时，第‘N-1’控制器CON(N-1)(在前或‘上游控制器’)响应于从第N延迟单元DEL(N)(在后或‘下游延迟单元’)输出的延迟信号D(N)而工作，如参考图4所示。此外，参考图5，‘下游’第‘N+1’控制器CON(N)响应于从‘上流’或在前第N延迟单元DEL(N)输出的延迟信号D(N)而工作。
图4和5所示的布置或配置不同于图2所示的配置之处在于给定控制器不使用从包括在其自己的延迟元件中的延迟单元输出的延迟信号，而使用从包括在位于之前(在前或上流)或位于之后(下游)的延迟元件中的延迟单元输出到包括给定控制器的延迟元件的延迟信号。
图6是根据本发明示例实施例的扩展频谱生成器的框图，其中在该可变扩展频谱时钟生成器中包括有两个信号路径。参考图6，通过对路径控制单元P/CN之间的延迟元件配置进行相对较小的修改，可以配置两个信号路径。根据图6，本领域的普通技术人员应当清楚，可以实现两个或更多个信号路径。
这样，根据示例实施例的可变扩展频谱时钟生成器可以使用一个或多个给定控制信号生成对应于多个频率信号的扩展频谱时钟信号。从而，将这些示例实施例适用于使用多个频率信号的系统无需重新配置扩展频谱时钟生成器，而这样的重新配置可能是相当大的设计开销。
尽管已经具体示出和描述了本发明的示例实施例，但本领域的普通技术人员应当理解，在不脱离由所附权利要求限定的本发明示例实施例的精神和范围的情况下，可以对其进行形式和细节上的各种修改。
本申请要求2004年10月5日在韩国知识产权局申请的韩国专利申请No.10-2004-0079197的优先权，其公开内容作为参考全部并入本文。
权利要求
1.一种时钟生成器，包括延迟元件阵列(DCA)控制器，接收扩展频谱时钟生成器(SSCG)信号和反馈信号中的一个来输出DCA控制信号，SSCG信号确定是否要对输入时钟信号执行扩展频谱处理，以及时钟生成电路，基于DCA控制信号和多个路径控制信号，输出反馈信号和扩展频谱时钟(SSC)信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。
2.如权利要求1所述的时钟生成器，其中时钟生成电路包括多个延迟元件，将接收信号延迟给定时间段，以及至少一个路径控制单元，响应于该多个路径控制信号而控制在该多个延迟元件之间发送的信号的路径。
3.如权利要求2所述的时钟生成器，其中至少一个延迟元件被布置成相邻于至少一个路径控制单元，或者位于该多个路径控制单元和该多个延迟元件之间。
4.如权利要求3所述的时钟生成器，其中该多个延迟元件中的每一个包括控制器和延迟单元，控制器输出从另一个延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于包括在其对应的延迟元件中的延迟信号或者包括在另一个延迟元件中的延迟信号而输出另一个控制器信号，以及延迟单元，响应于另一个控制信号，在将延迟信号延迟从为每个延迟元件预先确定的多个延迟时间之一选择的给定延迟时间之后，输出从给定路径控制单元或其他延迟元件接收的延迟信号。
5.如权利要求2所述的时钟生成器，其中时钟生成电路包括第一延迟元件，接收时钟生成器的输出信号和来自第二延迟元件和第一路径控制单元中的一个的第二控制器信号，并输出第一控制器信号和第一延迟信号，第N(N为正整数)延迟元件，响应于从给定路径控制单元接收的第N+1延迟信号和第N+1控制器信号而输出第N控制器信号和SSC信号，多个延迟元件，被布置在第一延迟元件和第N延迟元件之间，以及多个路径控制单元，被布置在第一延迟元件和第N延迟元件之间，其中反馈信号是第一到第N+1控制器信号或者第一到第N+1延迟信号中的一个。
6.一种时钟生成器，包括DCA控制器，基于SSCG控制信号和反馈信号中的一个的接收，输出DCA控制信号，SSCG控制信号确定是否要对输入时钟输入信号执行扩展频谱处理，以及时钟生成电路，基于时钟输入信号和DCA控制信号，输出对应于反馈信号和输入时钟信号的SSC信号，其中时钟生成电路包括多个延迟元件和多个路径控制单元，每个延迟元件进一步包括控制器和延迟单元，其中给定延迟元件的给定控制器输出从另一个给定延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于与控制器一起包括在其延迟元件中的对应延迟单元的延迟信号、以及来自包括在另一个延迟元件中的延迟单元的延迟信号，输出另一个控制器信号之一。
7.如权利要求6所述的时钟生成器，其中反馈信号为从该多个控制器中的一个输出的控制器信号和从该多个延迟单元中的一个输出的延迟信号中的一个。
8.一种时钟生成器，包括DCA控制器，响应于至少SSCG信号而输出DCA控制信号，以及时钟生成电路，基于DCA控制信号和多个路径控制信号而输出SSC信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。
9.如权利要求8所述的时钟生成器，其中时钟生成电路包括多个延迟元件，将接收信号延迟给定时间段，以及至少一个路径控制单元，响应于该多个路径控制信号，控制在该多个延迟元件之间发送的信号的路径。
10.如权利要求9所述的时钟生成器，其中至少一个延迟元件被布置成相邻于至少一个路径控制单元，或者位于该多个路径控制单元和该多个延迟元件之间。
11.如权利要求10所述的时钟生成器，其中该多个延迟元件中的每一个包括控制器和延迟单元，控制器输出从另一个延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于包括在其对应的延迟元件中的延迟信号或者包括在另一个延迟元件中的延迟信号而输出另一个控制器信号，以及延迟单元，响应于另一个控制信号，在将延迟信号延迟从为每个延迟元件预先确定的多个延迟时间之一选择的给定延迟时间之后，输出从给定路径控制单元或其他延迟元件接收的延迟信号。
12.如权利要求9所述的时钟生成器，其中DCA控制器响应于SSCG信号和反馈信号中的一个而输出DCA控制信号。
13.如权利要求12所述的时钟生成器，其中时钟生成电路包括第一延迟元件，接收时钟生成器的输出信号和来自第二延迟元件和第一路径控制单元中的一个的第二控制器信号，以输出第一控制器信号和第一延迟信号，第N(N为正整数)延迟元件，响应于从给定路径控制单元接收的第N+1延迟信号和第N+1控制器信号而输出第N控制器信号和SSC信号，多个延迟元件，被布置在第一延迟元件和第N延迟元件之间，以及多个路径控制单元，被布置在第一延迟元件和第N延迟元件之间，其中反馈信号是第一到第N+1控制器信号或者第一到第N+1延迟信号中的一个。
14.如权利要求8所述的时钟生成器，其中DCA控制器响应于SSCG信号和反馈信号中的一个，或者响应于SSCG信号和所生成的SSC信号中的一个，输出DCA控制信号
15.如权利要求8所述的时钟生成器，其中SSCG信号确定是否要对输入时钟信号执行扩展频谱处理。
16.一种用于针对具有多个时钟频率的输入时钟信号生成SSC信号的电路，包括时钟生成器，用于输入具有多个时钟频率的时钟信号，DCA控制器，响应于至少SSCG信号而输出DCA控制信号，以及扩展频谱时钟生成电路，基于DCA控制信号和多个路径控制信号而输出SSC信号，其中基于该多个路径控制信号而控制SSC信号的调制特性。
17.如权利要求16所述的电路，其中SSCG信号确定是否要对具有多个时钟频率的输入时钟信号执行扩展频谱处理。
18.如权利要求16所述的电路，其中该电路被配置成通过控制该多个路径控制信号配置来处理具有多个时钟频率的输入时钟信号。
19.如权利要求16所述的电路，其中扩展频谱时钟生成电路包括多个延迟元件，将接收信号延迟给定时间段，以及至少一个路径控制单元，响应于该多个路径控制信号而控制在该多个延迟元件之间发送的信号的路径。
20.如权利要求19所述的电路，其中该多个延迟元件中的每一个包括控制器和延迟单元，控制器输出从另一个延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于包括在其对应的延迟元件中的延迟信号或者包括在另一个延迟元件中的延迟信号而输出另一个控制器信号，以及延迟单元，响应于另一个控制信号，在将延迟信号延迟从为每个延迟元件预先确定的多个延迟时间之一选择的给定延迟时间之后，输出从给定路径控制单元或其他延迟元件接收的延迟信号。
21.如权利要求19所述的电路，其中扩展频谱时钟生成电路包括第一延迟元件，接收扩展频谱时钟生成电路的输出信号和来自第二延迟元件和第一路径控制单元中的一个的第二控制器信号，并输出第一控制器信号和第一延迟信号，第N(N为正整数)延迟元件，响应于从给定路径控制单元接收的第N+1延迟信号和第N+1控制器信号而输出第N控制器信号和SSC信号，多个延迟元件，被布置在第一延迟元件和第N延迟元件之间，以及多个路径控制单元，被布置在第一延迟元件和第N延迟元件之间。
22.如权利要求21所述的电路，其中DCA控制器响应于SSCG信号和反馈信号中的一个、或者SSCG信号和所生成的SSC信号中的一个，输出DCA控制信号，以及反馈信号是第一到第N+1控制器信号或第一到第N+1延迟信号中的一个。
23.一种用于针对具有多个时钟频率的输入时钟信号生成SSC的扩展频谱时钟生成电路，包括多个延迟元件，用于将接收信号延迟给定时间段，这些延迟元件中的至少一个接收输入时钟信号，以及至少一个路径控制单元，响应于多个路径控制信号而控制在该多个延迟元件之间发送的信号的路径，其中该电路至少基于该多个路径控制信号而生成SSC，其中基于该多个路径控制信号而控制SSC信号的调制特性。
24.如权利要求23所述的电路，其中至少一个延迟元件被布置成相邻于至少一个路径控制单元，或者位于该多个路径控制单元和该多个延迟元件之间。
25.如权利要求24所述的电路，其中该多个延迟元件中的每一个包括控制器和延迟单元，控制器输出从该电路中的另一个延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于包括在其对应的延迟元件中的延迟信号或者包括在另一个延迟元件中的延迟信号而输出另一个控制器信号，以及延迟单元，响应于另一个控制信号，在将延迟信号延迟从为每个延迟元件预先确定的多个延迟时间之一选择的给定延迟时间之后，输出从给定路径控制单元或其他延迟元件接收的延迟信号。
26.一种用于针对具有多个时钟频率的输入时钟信号生成SSC信号的扩展频谱时钟生成电路，包括多个延迟元件，其中至少一个被配置用于延迟输入时钟信号，以及多个路径控制单元，接收多个路径控制信号中的对应一个，对应的路径控制单元被布置在一对延迟元件之间，其中该电路至少基于该多个路径控制信号而生成SSC，其中基于该多个路径控制信号而控制SSC信号的调制特性。
27.如权利要求26所述的电路，其中每个延迟元件包括控制器和延迟单元，给定延迟元件的给定控制器输出从另一个给定延迟元件和给定路径控制单元中的一个接收的控制器信号，并且响应于与控制器一起包括在其延迟元件中的对应延迟单元的延迟信号、以及来自包括在另一个延迟元件中的延迟单元的延迟信号，输出另一个控制器信号之一。
28.如权利要求27所述的电路，其中基于由该电路接收的反馈信号和DCA控制信号中的一个或两者，生成SSC信号，以及反馈信号是从该多个控制器中的一个输出的控制器信号和从该多个延迟单元中的一个输出的延迟信号中的一个。
全文摘要
一种时钟生成器和生成扩展频谱时钟(SSC)信号的方法，其中基于所接收的扩展频谱时钟生成器(SSCG)信号和反馈信号中的一个，可以输出延迟元件阵列(DCA)控制信号。基于DCA控制信号和多个路径控制信号中的至少一个，可以生成SSC信号。基于多个路径控制信号，可以控制SSC信号的调制特性。
文档编号G06F1/04GK1770054SQ20051012832
公开日2006年5月10日 申请日期2005年10月8日 优先权日2004年10月5日
发明者金钟勋, 赵正显 申请人:三星电子株式会社