专利名称：锁相环、采用该锁相环的显示器以及生成时钟的方法
技术领域：
这里所描述的技术主要涉及显示器中的定时控制器和锁相环(PLL)，更具体地说， 涉及一种接收输入时钟并生成时钟的锁相环、一种采用该锁相环的显示器和一种定时控制器采用该锁相环来生成时钟的方法。
背景技术：
在显示器中，输入/输出信号具有宽带频率。特别地，根据所采用的驱动器集成电路(IC)的数量和该驱动器IC的信道数量，定时控制器与数据驱动器IC之间的内部接口需要支持多种运行速率。由于近来采用了一种具有千兆比特每秒tebps)或者更高运行速率的点对点高速率接口，比如微型低压差分信号(LVDQ接口，除多分支接口外，内部面板接口的信号的抖动特性逐渐变得重要起来。为了获取低抖动特性，所采用的时钟生成或恢复电路应该具有低抖动特性，并且压控振荡器(VCO)和采用VCO的PLL也应该具有低抖动特性。在环形振荡器的情况下，通过改变电流或电压摇摆的幅度来改变每个延迟单元(delay cell)的延迟，从而改变所述环形振荡器的频率。采用这种延迟单元的PLL对于低抖动锁相环是不合适的，因为该PLL对于电源电压非常敏感并且其VCO有很高的噪声。通过调节固定电容器或变容二极管的值可以调整电感器/电容器(LC)VCO的输出频率，频率调整范围由可控电容器与寄生电容的比值来决定。这里，为了获取低抖动特性， 和电容相连的开关等元件在向LC VCO提供大量电流时应该具有低电阻。在此过程中，寄生电容会增加，故而可控电容器与寄生电容的比值会变为通常调整范围的10%到40%。因此，为了获得一个具有所需的最高与最低频率比值为2或者更高的运行范围，也就是说，可控电容器与寄生电容的比值为100%或者更高，必须要有两个或者两个以上的LC VCO0
发明内容
本发明的实施方式提供了一种显示器的定时控制器采用锁相环(PLL)来生成时钟的方法和装置，所述PLL包括电感器/电容器(LC)压控振荡器(VCO)。在一个实施方式中，提供了一种显示器。所述显示器包括定时控制器，其被设置为采用PLL来生成第一时钟，将第一时钟插入数据中，并发送插入了第一时钟的数据；传输线，其被设置为传输插入了第一时钟的数据；和数据驱动器集成电路(IC)，其被设置为接收插入了第一时钟的数据，将第一时钟分从该数据中分离出来，并基于第一时钟和该数据来驱动液晶面板的数据线。这里，所述PLL包括相位检测器，其被设置为生成与输入时钟和第一时钟的相位差相对应的DC误差；多个VCO ；VCO选择器，其被设置为参考所述DC误差从所述多个VCO中选择频率运行范围包含第一时钟的频率的VC0，所述频率运行范围是指从所述VCO的最高谐振频率到最低谐振频率的范围；和与所选择的VCO相连的LC谐振电路，其包括多个固定电容器并且被设置为对所选择的VCO进行粗频率调谐。在另外一个实施方式中，提供了一种接收输入时钟并生成第一时钟的PLL。所述 PLL包括多个VCO ；VCO选择器，其被设置为从所述多个VCO中选择频率运行范围包括第一时钟的频率的VCO ；LC谐振电路，其包括与所选择的VCO相连的多个固定电容器和变容二极管，被设置为对所选择的VCO进行粗频率调谐和微频率调谐并生成输出时钟。这里，所述 VCO选择器将所述多个VCO中的第一 VCO连接至所述LC谐振电路，并根据所述输出时钟的频率是否介于第一 VCO的最高谐振频率与最低谐振频率之间来选择第一 VCO作为频率运行范围包含第一时钟的频率的VC0。在另外一个实施方式中，还提供了一种定时控制器采用PLL来生成时钟的方法。 所述方法包括以下步骤从多个VCO中选择频率运行范围包括所述时钟的频率的VCO ；和将所选择的VCO连接至包括变容二极管和多个固定电容器的LC谐振电路310，并执行粗频率调谐和微频率调谐以生成所述时钟。这里，选择VCO的步骤包括将所述多个VCO中的第一 VCO连接至所述LC谐振电路；并且当所述时钟的频率介于第一 VCO的最高谐振频率与最低谐振频率之间时，选择所述第一 VC0。提供该发明内容部分是为了以简化形式介绍选择的概念，该概念将在下面具体实施方式
中进行进一步描述。发明内容部分不是旨在说明所要求保护主题的关键特征或必要特征，也不是旨在用来帮助限定所要求保护主题的范围。
通过结合附图详细描述本发明的实施方式，本发明的上述与其他特征和优点相对本领域的技术人员就变得显而易见，其中图1是根据本发明实施方式的显示器的定时控制器与各个数据驱动器集成电路 (IC)之间的接口的示意图；图2是在图1中所示的定时控制器的框图；图3是在图2中所示的锁相环(PLL)的示意图；图4是在图1中所示的数据驱动器IC的框图；图5是根据本发明实施方式的定时控制器中的PLL生成时钟的方法的流程图；图6是示意图5中的步骤510的流程图。
具体实施例方式很容易理解此处附图中大致描述和例示的本发明的部件可以按多种不同结构来布置和设计。因而，以下附图中所代表的根据本发明的设备及方法的实施方式的更详细描述并不旨在限定本发明的范围，而是仅仅代表了根据本发明的实施方式的特定示例。参照附图将最佳理解当前所描述的实施方式，在附图中始终使用相同数字来指代相同部件。同时，这里所采用的措辞应如下理解。应该理解，虽然这里采用如第一、第二等等措辞来描述不同元件，但是这些元件不应受到这些措辞的限制。采用这些措辞仅仅是为了将一个元件同另外一个区分开。例如， 在不脱离本发明范围的情况下，第一元件可以称为第二元件，同样地，第二元件也可以称为
第二元件。应该理解，如果提到一个元件“连接”或“耦接”到另外一个元件，这里可以是直接连接或耦接到该另外元件或者是在元件中间设置其他元件。相反地，如果提到一个元件“直接连接”或“直接耦接”到另外一个元件，则不存在介于其中的元件。其他用以描述元件间关系的词语应该以类似的形式加以理解(例如，“介于”相对“直接介于”，“相邻”相对“直接相邻”，“在上面”相对“直接在上面”，等等)。这里所采用的术语仅仅是为了描述特殊实施方式，并不意图限制本发明。如这里所采用的，单数形式也意图包括复数形式，除非上下文明确表明其他形式。还应该理解的是，当在这里使用措辞“包括”时，其只是具体化所陈述的特征、要件、步骤、操作、元件和/ 或组件的存在，并不排除本发明的一个或者多个其他特征、要件、步骤、操作、元件、组件和/ 或组的存在或者添加。同时还应该注意，在一些可选择的实施方式中，框中的功能/行为可以以不同于在流程图中所示的顺序发生。例如，所示为连续的两个框在实际上可以完全同时被执行，或者有时候以相反的顺序被执行，这取决于所涉及的功能/行为。除非另外加以定义，否则这里所采用的所有词语(包括技术和科学术语)具有如本发明所属领域的技术人员通常所理解的相同含义。还应该理解的是，那些例如在通常使用的词典中所定义的词语应该解释为具有和相关技术文献中的含义相一致的意思，二不应以理想化的或过度形式化的认知方式加以理解，除非这里明确地如此定义。图1是根据本发明实施方式的显示器的定时控制器与各个数据驱动器集成电路 (IC)之间的接口的示意图。定时控制器110和各个数据驱动器IC 120通过传输线130相连接。定时控制器 110将第一时钟插入数据中，并通过各个传输线130将插入了第一时钟的数据传输到各个数据驱动器IC 120。因此，定时控制器110不需要用于传输时钟的连接线。定时控制器110 可以将插入了第一时钟的数据转换为差分信号，并顺序地发送该差分信号。定时控制器110 包括锁相环(PLL)，该PLL包括电感器/电容器谐振电路和多个压控振荡器(VCO)。定时控制器110从这多个VCO中选择与第一时钟的频率相应的VC0，并对所选的VCO进行粗调和微调，从而锁定该PLL。各个数据驱动器IC 120通过各自的传输线130单独地接收差分信号，从该差分信号中恢复出插入了第一时钟的数据，并从数据中分离出第一时钟。每个数据驱动器IC都生成频率是第一时钟的频率的倍数的第二时钟，采用第二时钟来抽样并接着闩锁(latch)该数据，并依据闩锁的数据来驱动液晶面板的数据线。图2是在图1中所示的定时控制器的框图。参照图2，定时控制器110包括接收器 210、重置信号发生器220、缓冲存储器230、数据对齐单元、PLL 250、并串转换器260和发送器 270。接收器210接收低压差分信号(LVDQ数据。这里，LVDS数据包含8比特红绿蓝 (RGB)数据、8比特同步信号和8比特输入时钟CLK_in。当有初始电力从外界提供或者输入时钟CLK_in的频率发生改变时，重置信号发生器220生成重置信号RS并将其发送到锁相环250。这里，重置信号RS使得能够选择包含在锁相环250中的多个VCO中的一个，并开始对所选择的VCO进行粗调和微调。缓冲存储器230从接收器210处接收RGB数据，暂时存储该RGB数据，并将该RGB 数据输出到数据对齐单元M0。数据对齐单元240从缓冲存储器230处接收RGB数据，依据各个数据驱动器IC120 来分离RGB数据，并将所分离的RGB数据提供给并串转换器沈0，从而发送器270可以基于点对点将该RGB数据发送到各个数据驱动器IC 120。在初始化过程中，数据对齐单元MO 并不向并串转换器260提供RGB数据而是提供时钟形状的模式。PLL 250包括这多个VCO和LC谐振电路，并通过拆分输入时钟CLK_in的频率来生成第一时钟。如果从重置信号发生器220接收到重置信号RS，PLL 250就从这多个VCO中选择与第一时钟的频率相应的VC0，并对所选的VCO和LC谐振电路进行粗调和微调，从而生成与输入时钟CLK_in的相位同步并且频率是输入时钟CLK_in的频率的倍数的第一时钟。并串转换器260从数据对齐单元240接收根据各个数据驱动器IC 120分离出的 RGB数据，并对该RGB数据进行串行化。并串转换器260从PLL 250接收第一时钟，并将第一时钟插入串行化的RGB数据中，从而生成发送数据。发送器270将发送数据转换为差分信号，并通过各自的传输线130将该差分信号发送到各个数据驱动器IC 120。图3是在图2中所示的PLL的示意图。参照图3，PLL 250包括LC谐振电路310、 多个VCO 320、VCO选择器330、开关；340、分频器350、相位检测器360、电荷泵365、环路滤波器370、粗调控制器/锁定检测器375、变容二极管380以及或运算单元385。VCO 320通过开关340与LC谐振电路310并联。这里，VCO 320具有不同的特定频带。VCO选择器330从这些VCO 320中选择频率运行范围包括第一时钟的频率的VCO 320η，并控制开关340将所选择的VCO 320η连接至LC谐振电路310。为此，VCO选择器330 连续地一个接一个地将多个VCO 320连接至LC谐振电路310，并判断所连接的VCO 320η 的频率运行范围是否包括第一时钟的频率，直到找出频率运行范围包括第一时钟的频率的 VCO为止。例如，VCO选择器330控制开关340将具有最低频率运行范围的第一 VCO 320a连接至LC谐振电路310。当所有固定电容器312都和第一 VCO 320a相连时，如果相位检测器 360的DC误差输出为高，则VCO选择器330可以判断出第一时钟的频率高于第一 VCO 320a 的最低振荡频率。另一方面，如果相位检测器360的DC误差输出为低，则VCO选择器330 可以判断出第一时钟的频率低于第一 VCO 320a的最低振荡频率。另外，当固定电容器312 和第一 VCO 320a不相连时，如果相位检测器360的DC误差输出为高，则VCO选择器330可以判断出第一时钟的频率高于第一 VC0320a的最高振荡频率；另一方面，如果相位检测器 360的DC误差输出为低，则VCO选择器330可以判断出第一时钟的频率低于第一 VCO 320a 的最高振荡频率。如果当所有固定电容器312都和第一 VCO 320a相连时相位检测器360 的DC误差输出为高，并且当固定电容器312和第一 VCO 320a不相连时相位检测器360的 DC误差输出为高，则第一时钟的频率包含在从第一 VCO 320a的最高频率到最低频率的频率运行范围内。因此，VCO选择器330可以选择第一 VCO 320a并将其连接至LC谐振电路 310。如果固定电容器312与第一 VCO 320a相连时相位检测器360的DC误差输出和固定电容器312与第一 VCO 320a不相连时相位检测器360的DC误差输出均为高，则VCO选择器330将第二 VCO 320b连接至LC谐振电路310，该第二 VCO 320b的频率运行范围比第一 VCO 320a高一个级别(one-level)，并且判断第一时钟的频率是否包含在第二 VCO 320b的频率运行范围内。LC谐振电路310包括多个固定电容器312、开关314和电感器318，并且与所选择的VCO 320η并联。LC谐振电路310具有由多个固定电容器312和电感器318决定的谐振频率。与LC谐振电路310并联的VCO 320η生成频率与LC谐振电路310的谐振频率相对应的信号。这里，对VCO 320η的粗频率调谐是通过切换多个电容器312中的至少一个来完成的。LC谐振电路310的谐振频率随该切换操作而改变，从VCO 320η输出的信号频率也随改变后的谐振频率而改变。同时，对VCO 320η的微频率调谐是通过调整施加在变容二极管 380上的电压来完成的。变容二极管380的电容随着施加在其上的电压的改变而改变。从VCO 320η输出的第一时钟经由分频器350反馈到相位检测器360。分频器350 根据预先设定的比值来拆分从VCO 320η输出的信号频率，用以生成经过分频的第一时钟 CLK_div,并将经过分频的第一时钟CLK_div发送到相位检测器360。相位检测器360接收该经过分频的第一时钟CLK_div和输入时钟CLK_in，将经过分频的第一时钟CLK_div的相位与输入时钟CLK_in的相位进行比较，并生成与相位差相对应的DC误差。这里，如果输入时钟CLK_in的相位领先于经过分频的第一时钟CLK_div，则DC误差为高，而如果输入时钟 CLK_in的相位落后于经过分频的第一时钟CLK_div，则DC误差为低。电荷泵365接收该DC 误差并输出对应于该DC误差的电流。环路滤波器370从电荷泵365接收电流，并根据所接收的电流来生成控制电压。该控制电压可以通过粗调机制和微调机制来调整VCO 320η输出信号的频率。具体而言，当从或运算单元385接收到频率调谐开始信号时，粗调控制器/锁定检测器375开始进行操作， 可以通过基于从环路滤波器370接收到的控制电压来控制开关314而向LC谐振电路310 添加或从LC谐振电路310去除固定电容器312中的至少一个。另外，从环路滤波器370输出的控制电压可以调整施加在变容二极管380上的电压。通过这样两种频率调谐机制，可以调整VCO 320η的振荡频率。这里，与变容二极管380相一致的振荡频率的调整范围可以稍微大于与一个固定电容器相一致的调整范围。或运算单元385对重置信号RS和内部非锁定信号进行或运算，从而生成用于指示开始粗频率调谐的频率调谐开始信号。如果在从外界提供了初始电力或者输入时钟CLK_in 的频率发生改变或者输入了由PLL 250的非常规内部操作而导致的内部非锁定信号时，生成了重置信号RS，则或运算单元385生成频率调谐开始信号。当从或运算单元385接收到频率调谐开始信号时，粗调控制器/锁定检测器375 将输入时钟CLK_in的频率与经过分频的第一时钟CLK_div的频率进行比较，并根据比较结果对LC谐振电路310的电容进行调整。举个例子，粗调控制器/锁定检测器375可以基于从环路滤波器370输入端控制电压来将输入时钟CLK_in的频率与经过分频的第一时钟CLK_div的频率进行比较。再举个例子，粗调控制器/锁定检测器375可以接收输入时钟CLK_in和经过分频的第一时钟CLK_div，并直接将其频率加以比较。粗调控制器/锁定检测器375可以通过接通或断开与电容312相连的开关314来进行粗调。例如，如果经过分频的第一时钟CLK_div的频率低于输入时钟CLK_in的频率，则粗调控制器/锁定检测器 375可以通过减小电容来提高第一时钟的频率，第一时钟为VCO 320η的输出。粗调控制器 /锁定检测器375检测到PLL 250非锁定，从而生成内部非锁定信号。图4是在图1中所示的数据驱动器IC的框图。参照图4，数据驱动器IC 120包括接收器410、时钟数据检测器420、时钟发生器430、串并转换器440和数据驱动器电路450。接收器410通过传输线130接收LVDS差分信号，并从该差分信号中恢复出发送数据。时钟数据检测器420从发送数据中检测出第一时钟和串行数据。时钟发生器430接收第一时钟并生成第二时钟，第二时钟与第一时钟同步，频率是第一时钟的频率的倍数。例如，时钟发生器430可以包括延迟锁定环(DLL)或者PLL。如果时钟发生器430是PLL，则该PLL可以包括与如图3所示的PLL相同的构造。串并转换器440采用第二时钟将串行数据转换成并行数据。数据驱动器电路450根据第二时钟来抽样和闩锁该并行数据，接着对该并行数据进行数模转换，从而生成驱动电压。数据驱动器电路450将该驱动电压施加到液晶面板的各条信号线上。图5是示意根据本发明实施方式的定时控制器中的锁相环来生成时钟的方法的流程图。由于在图2和3中所实现的PLL 250的情况在时间顺序上也和本实施方式对应， 因此对于PLL 250的描述同样适用于本实施方式。参照图5，在步骤510中，PLL 250从多个VCO 320中选择频率运行范围包括第一时钟的频率的VCO 320η。在步骤520中，PLL 250将所选择的VCO 320η连接至LC谐振电路310，并执行粗频率调谐和微频率调谐。这里，粗频率调谐可以通过采用开关314向LC谐振电路310添加或从LC谐振电路310去除包括在LC谐振电路310中的至少一个固定电容器312来完成。 另外，微频率调谐可以通过调整施加在变容二极管380上的电压来完成。通过粗频率调谐和微频率调谐，所选择的VCO 320η可以生成第一时钟。图6是示意图5中的步骤510的流程图。在步骤610中，PLL 250控制开关；340以将多个VCO 320中的一个VCO 320η连接至LC谐振电路310。这里，该VCO具有不同的特定频带。另外，最初与LC谐振电路310相连的VCO 320η可以是多个VCO 320中频率运行范围最低的VCO 320a。在步骤620中，PLL 250将与LC谐振电路310相连的VCO 320η的最低谐振频率与第一时钟的频率进行比较。这里，最低谐振频率可以是当所有包含在LC谐振电路310中的固定电容器312都和VCO 320η相连时VCO 320η的谐振频率。PLL 250可以参考从相位检测器360输出的DC误差对VCO 320η的最低谐振频率和第一时钟的频率进行比较。如果该DC误差为高，则VCO 320η的最低谐振频率低于第一时钟的频率，而如果该DC误差为低， 则VCO 320η的最低谐振频率高于第一时钟的频率。在步骤630中，PLL 250将与LC谐振电路310相连的VCO 320η的最高谐振频率和第一时钟的频率进行比较。这里，最高谐振频率可以是当包含在LC谐振电路310中的固定电容器312都不和VCO 320η相连时VCO 320η的谐振频率。PLL 250可以参考从相位检测器360输出的DC误差对VCO 320η的最高谐振频率与第一时钟的频率进行比较。如果该 DC误差为高，则VCO 320η的最高谐振频率低于第一时钟的频率，而如果该DC误差为低，则 VCO 320η的最高谐振频率高于第一时钟的频率。在步骤640中，PLL 250判断第一时钟的频率是否包含在从与LC谐振电路310相连的VCO 320η的最低谐振频率到最高谐振频率的范围内。在步骤650中，如果第一时钟的频率包含在从与LC谐振电路310相连的VC0320n 的最低谐振频率到最高谐振频率的范围内，则PLL 250选择VCO 320η。
在步骤660中，如果第一时钟的频率未包含在从与LC谐振电路310相连的 VC0320n的最低谐振频率到最高谐振频率的范围内，则PLL 250控制开关340以切断 VC0320n与LC谐振电路310之间的连接，并将频率运行范围比VCO 320η高一个级别的VCO 与LC谐振电路310相连接，并且，该处理进行到步骤620。本发明会有以下效果。但是，这并不意味着某一具体实施方式
应该具有全部或者仅仅以下效果。因此，本发明的范围不应该被理解为局限于这些效果。根据一个实施方式的定时控制器包括具有良好相位噪声或抖动特性的LC VC0,因此可以实现定时控制器与数据驱动器IC之间的高速接口。根据一个实施方式的PLL从具有不同频带的多个LC VCO中选择某一个来生成时钟，这样就可以支持很宽的频带范围。以上是本发明的示意性说明，而不应视为对本发明的限制。尽管已描述了本发明的多个实施方式，但是在本质上不脱离本发明的新颖性教导和优点的情况下，本领域技术人员很容易理解的是，能够对这些实施方式进行多种修改。因而，旨在将所有此类修改均包括在权利要求书中所限定的本发明的范围内。因此，可以理解的是，以上是对本发明的示意性说明，而不应被看作是对所公开的具体实施方式
的限定，并且对所公开的实施方式的修改及其他实施方式均旨在包含于所附权利要求书的范围内。本发明由所附权利要求书限定，并包含权利要求书的等同物。
权利要求
1.一种显示器，该显示器包括定时控制器，其被设置为采用锁相环PLL来生成第一时钟，将第一时钟插入数据中，并发送插入了第一时钟的数据；传输线，其被设置为传送插入了第一时钟的数据；数据驱动器集成电路IC，其被设置为接收插入了第一时钟的数据，从该数据中分离出第一时钟，并基于第一时钟和该数据来驱动液晶面板的数据线；其中，所述PLL包括相位检测器，其被设置为生成与输入时钟和第一时钟之间的相位差相对应的DC误差；多个压控振荡器VC0;VCO选择器，其被设置为参考所述DC误差从所述多个VCO中选择频率运行范围包含第一时钟的频率的VC0，所述频率运行范围是从所述VCO的最高谐振频率到所述VCO的最低谐振频率的范围；和与所选择的VCO相连的电感器/电容器LC谐振电路，其包括多个固定电容器并且被设置为对所选择的VCO进行粗频率调谐。
2.根据权利要求1所述的显示器，其中，所述VCO选择器从频率运行范围最低的VCO开始，顺序地将所述多个VCO连接至所述LC谐振电路，并且判断每个与所述LC谐振电路相连接的VCO的频率运行范围是否包含第一时钟的频率。
3.根据权利要求2所述的显示器，其中，所述最高谐振频率是VCO没有与所述固定电容器相连时该VCO的谐振频率；并且所述最低谐振频率是VCO与所述固定电容器相连时该VCO的谐振频率。
4.根据权利要求3所述的显示器，其中，如果当在与所述LC谐振电路相连的VCO被连接到所述固定电容器的情况下所述DC误差为高，并且当在与所述LC谐振电路相连的VCO 未被连接到所述固定电容器的情况下所述DC误差为低，则所述VCO选择器选择与所述LC 谐振电路相连的VC0。
5.根据权利要求2所述的显示器，其中，所述LC谐振电路通过改变所选择的VCO与所述多个固定电容器之间的连接来进行粗频率调谐，从而生成第一时钟。
6.一种接收输入时钟并生成第一时钟的锁相环PLL，该PLL包括多个压控振荡器VCO ；VCO选择器，其被设置为从所述多个VCO中选择频率运行范围包括第一时钟的频率的VCO ；电感器/电容器LC谐振电路，其包括与所选择的VCO相连的多个固定电容器，并被设置为对所选择的VCO进行粗频率调谐并生成第一时钟，其中，所述VCO选择器将所述多个VCO中的第一 VCO与所述LC谐振电路相连，并根据第一时钟的频率是否介于第一 VCO的最高谐振频率与最低谐振频率之间来选择第一 VCO作为频率运行范围包含第一时钟的频率的VC0。
7.根据权利要求6所述的锁相环，其中，第一VCO的最高谐振频率是所述固定电容器没有与第一 VCO相连时第一 VCO的谐振频率；并且第一 VCO的最低谐振频率是所述固定电容器与第一 VCO相连时第一 VCO的谐振频率。
8.根据权利要求7所述的锁相环，该锁相环还包括相位检测器，其被设置为生成与所述输入时钟和第一时钟之间的相位差相对应的DC误差，其中，所述VCO选择器参考所述DC误差将第一时钟的频率与第一 VCO的最高振荡频率及最低振荡频率进行比较。
9.一种定时控制器采用锁相环PLL来生成时钟的方法，该方法包括以下步骤 从多个压控振荡器VCO中选择频率运行范围包括所述时钟的频率的VCO ；以及 将所选择的VCO与包括多个固定电容器的电感器/电容器LC谐振电路相连，并执行粗频率调谐和精频率调谐以生成所述时钟， 其中，选择VCO的步骤包括将所述多个VCO中的第一 VCO与所述LC谐振电路相连；以及当所述时钟的频率介于第一 VCO的最高谐振频率与最低谐振频率之间时，选择第一VCO。
10.根据权利要求9所述的方法，其中，第一VCO的所述最高谐振频率是所述固定电容器没有与第一 VCO相连时第一 VCO的谐振频率；并且第一 VCO的所述最低谐振频率是所述固定电容器与第一 VCO相连时第一 VCO的谐振频率。
全文摘要
本发明提供了锁相环、采用该锁相环的显示器以及生成时钟的方法。该显示器包括定时控制器，其被设置为采用PLL来生成第一时钟，将第一时钟插入数据中，并发送插入了第一时钟的数据；传输线，其被设置传送插入了第一时钟的数据；数据驱动器IC，其被设置为接收插入了第一时钟的数据，从该数据中分离出第一时钟，并基于第一时钟和该数据来驱动液晶面板的数据线。该PLL包括相位检测器，其被设置为生成与输入时钟和第一时钟之间的相位差相对应的DC误差；多个VCO；VCO选择器，其被设置为参考DC误差从多个VCO中选择频率运行范围包含第一时钟的频率的VCO，频率运行范围是指从VCO的最高谐振频率到VCO的最低谐振频率的范围；和与所选择的VCO相连的LC谐振电路，其包括多个固定电容器并且被设置为对所选择的VCO进行粗频率调谐。
文档编号H03L7/099GK102412835SQ201110142470
公开日2012年4月11日 申请日期2011年5月30日 优先权日2010年5月31日
发明者李龙宰 申请人:安纳帕斯股份有限公司