专利名称：时钟生成系统的制作方法
技术领域：
本发明涉及根据某一个频率的时钟，产生与该时钟的频率成所定比例关系的第一基准频率时钟、第二基准频率时钟、第三基准频率时钟的时钟生成系统。尤其涉及适于产生DVD(Digital Versatile Disc)系统或DVC(Digital Video Cassette recorder)系统所需的多个基准频率时钟的时钟生成系统。
背景技术：
以往，在DVD播放器、DVD-R、DVD-RW等的DVD系统、DVC系统等采用MPEG(Moving Picture Experts Group)格式的系统中，需要有多个基准频率时钟。这多个基准频率时钟，至少是视频用的第一基准频率27MHz系列的时钟、声频用(特别是CD用)的第二基准频率33.8688MHz(取样频率44.1KHz的整数倍)的时钟以及音频用(特别是DVD用)的第三基准频率36.864MHz系列(取样频率48KHz以及32KHz的整数倍)的时钟。
这三个基准频率系列的时钟，可以通过分别使用各自的振荡模块而得到。但是，在该方法中，由于要按每个必要的基准频率设置振荡模块，故使时钟生成系统的成本增加。
因此，为了降低该成本，一直以来进行分别采用周知的PLL(PhaseLocked Loop)电路，以一个基准频率时钟为基准，来生成其他两个基准频率系列的时钟。
作为关联技术，表示图5的时钟生成系统。在图5的时钟生成系统中，采用PLL电路，将三个之中的一个基准频率时钟作为基准，可以生成其他的两个基准频率系列的时钟。该图5，是发明人在做出本发明的过程中提出的关联技术，并没有公开。因此，图5的时钟生成系统不是现有技术(以往例)。
在本图5中，将由振荡模块产生的第一基准频率时钟Fr1(27MHz)作为基准，生成其他两个第二基准频率时钟Fr2(33.8688MHz)系列的时钟、以及第三基准频率时钟Fr3(36.864MHz)系列的时钟。
在本图5中，在第一PLL电路50a中，第一分频器51a将输入的27MHz的第一基准频率时钟Fr1分频为1/625并作为相位比较器(PD)53a的一方的比较输入P1。第二分频器52a将PLL电路50a的输出分频为1/3136并作为相位比较器(PD)53a的另一方的比较输入P2。相位比较器53a对两个输入P1、P2的相位进行比较，产生对应于其相位差的比较输出。用低通滤波器(LPF)54a将该比较输出平滑化，而成为电压控制振荡1器(VCO)55a的控制输入。电压控制振荡55a根据控制输入来控制振荡频率，以使相位比较器53a的两个输入的频率以及相位一致。由于该PLL电路的环路增益大，故残留的控制偏差极小。因此，从电压控制振荡55a输出的频率对应于分频器51a、分频器52a的分频数，变换成135.4752(＝27×3136/625)MHz。
该电压控制振荡55a的输出频率由分频器56a进行1/4分频，以输出第二基准频率时钟Fr2。而且，与该第二基准频率时钟Fr2具有特定频率关系的22.5792MHz、16.9344MHz、11.2896MHz，通过1/6分频器57a、1/8分频器58a、1/12分频器59a分别进行分频，而形成电压控制振荡55a的输出频率。这些第二基准频率系列Fr2的各时钟，全部是CD用的取样频率44.1KHz的整数倍频率。
而且，在第二PLL电路50b中，基本动作也与第一PLL电路50a一样。但是，第一分频器51b的分频比为1/375，而第二分频器52b的分频比为1/2048。从电压控制振荡器55b输出的频率对应于分频器51b、52b的分频比，变换为147.456(＝27×2048/375)MHz。另外，53b是相位比较器，54b是低通滤波器。
该电压控制振荡器55b的输出频率由分频器56b进行1/4分频，以输出第三基准频率时钟Fr3。而且，与该第三基准频率时钟Fr3具有特定频率关系的24.576MHz、18.432MHz、12.288MHz，通过1/6分频器57b、1/8分频器58b、1/12分频器59b分别进行分频，并形成电压控制振荡器55b的输出频率。这些第三基准频率系列Fr3的各时钟，全部是DVD音频用的取样频率48KHz以及32KHz的整数倍频率。
另外，输出由第一基准频率时钟Fr1以及用1/2分频器51c对此进行分频了的13.5MHz的时钟组成的第一基准频率系列Fr1s的各时钟。
因此，从这些第一～第三基准频率系列Fr1s～Fr3s的各时钟中，分别选择必要的频率时钟并加以利用。
如果根据S/N理论来计算本图5的时钟生成系统的S/N(信噪比)，则如下所述。作为代表，对第二基准频率系列Fr2进行研究。首先，若对第一基准频率时钟Fr1进行625分频，则随着该分频，S/N仅改善了20log625(dB)。第一分频器51a的输出中的S/N(dB)，在计算上为第一基准频率时钟的S/N(dB)+20log625(dB)。在这里，如果将第一基准频率时钟的S/N假定为80(dB)，则为80+56＝136(dB)。另外，S/N值是概数(以下同)。
但是，由于PLL电路在形成其系统或者PLL电路的IC(集成电路)的噪声层上动作，故PLL电路的S/N被其噪声层上的S/N所限制。该噪声层的S/N由电源电位的摆动来确定，但通常为90(dB)左右。因此，PLL电路的S/N被噪声层的S/N的90(dB)所限定，不会比这个好。由此，第一分频器51a的输出，即相位比较器53a的一方的比较输入P1中的S/N(dB)，最高也就是90(dB)。
接着，由于相位比较器53a的两比较输入P1、P2的S/N(dB)相等，故另一方的比较输入P2的S/N也一样成为90(dB)。由于第二分频器52a的输入，成为将该比较输入P2的3136倍增，随着该倍增，S/N只降低了20log3136(dB)。因此，第二分频器52a的输入中的S/N(dB)，是从比较输入P2的90(dB)中减去20log3136(dB)，而成为20.3(dB)。
另外，对第二基准频率系列Fr2s的各频率时钟分别进行分频，其S/N，第二基准频率时钟Fr2为32.3(dB)，其他的22.5792MHz为35.8(dB)，16.9344MHz为38.3(dB)，11.2896MHz为41.8(dB)。
此外，如果对第三基准频率系列进行研究，则通过同样的计算，对第三基准频率系列Fr3s的各频率时钟分别进行分频，其S/N，第三基准频率时钟Fr3为36.0(dB)，其他的24.576MHz为39.5(dB)，18.432MHz为42.0(dB)，12.288MHz为45.5(dB)。
如该图5的关联技术所示，通过采用PLL电路以及分频器，从而可以输出在第一基准频率时钟Fr1上乘以规定比的、包含所期望的频率的第二基准频率时钟Fr2的第二基准频率系列Fr2s的时钟；以及包含所期望的频率的第三基准频率时钟Fr3的第三基准频率系列Fr3s的时钟。但是，第二基准频率系列Fr2s的时钟以及第三基准频率系列Fr3s的时钟的S/N就会降低到30(dB)～40(dB)。而在适用于DVD系统等的时钟中，一般需要50(dB)以上(优选为60(dB)以上)的S/N。因此，该S/N的降低是个问题。
发明内容
因此，本发明的目的在于，在采用MPEG格式的系统中，在产生作为基准频率时钟所需的、视频用的第一基准频率时钟27MHz系列的时钟、音频用(特别是CD用)的第二基准频率时钟33.8688MHz系列的时钟、以及音频用(特别是DVD用)的第三基准频率时钟36.864MHz系列时钟的时钟生成系统中，通过采用PLL电路而减少振荡模块的同时，与噪声层的S/N的限制无关，可以得到包含充分的S/N的第一～第三基准频率时钟的频率系列的多个时钟。
方案1的时钟生成系统，其是至少产生第一频率时钟Fr1、与该第一频率时钟成第一规定比例关系的第二频率时钟Fr2、与所述第一频率时钟成第二规定比例关系的第三频率时钟Fr3的时钟生成系统，其特征在于，具备作为分频数切换型分频电路的第一PLL电路10a，其具有对第一基准频率时钟P1与第一比较输入时钟P2的相位进行比较，并将该比较结果作为第一相位比较输出进行输出的第一相位比较器13a；使该第一相位比较输出低通的第一低通滤波器14a；将该第一低通滤波器14a的滤波输出作为控制输入，而用来产生与所述第二频率时钟Fr2成一定比例的第一振荡频率信号的第一控制振荡器15a；对作为基准时钟输入的所述第一频率时钟Fr1进行分频而得到所述第一基准输入时钟P1的第一基准输入分频电路11a；和对所述第一控制振荡器15a的第一振荡频率信号进行分频而得到所述第一比较输入时钟P2的第一比较输入分频电路12a，所述第一比较输入分频电路12a或者所述第一基准输入分频电路11a，根据第一分频数控制信号，以不同的分频数进行分频；第一分频数控制电路20a，其输入对应于所述第一振荡频率信号的时钟和所述第一比较输入时钟P2或所述第一基准输入时钟P1，产生使所述第一振荡频率信号与所述第二频率时钟Fr2成一定比例的频率的所述第一分频数控制信号，以用于对所述第一比较输入分频电路12a或所述第一基准输入分频电路11a的分频数进行切换；作为分频数切换型分频电路的第二PLL电路10b，其具有对第二基准频率时钟P1与第二比较输入时钟P2的相位进行比较，并将其比较结果作为第二相位比较输出进行输出的第二相位比较器13b；使该第二相位比较输出低通的第二低通滤波器14b；将该第二低通滤波器14b的滤波输出作为控制输入，以用来产生与所述第三频率时钟Fr3成一定比例的第二振荡频率信号的第二控制振荡器15b；对作为基准时钟输入的所述第一频率时钟Fr1进行分频而得到所述第二基准输入时钟P1的第二基准输入分频电路11b；和对所述第二控制振荡器15b的第二振荡频率信号进行分频而得到所述第二比较输入时钟的第二比较输入分频电路12b，所述第二比较输入分频电路12b或者所述第二基准输入分频电路11b根据第二分频数控制信号，以不同的分频数进行分频；第二分频数控制电路20b，其输入对应于所述第二振荡频率信号的时钟和所述第二比较输入时钟P2或所述第二基准输入时钟P1，产生使所述第二振荡频率信号与所述第三频率时钟Fr3成一定比例频率的所述第二分频数控制信号，以用于对所述第二比较输入分频电路12b或所述第二基准输入分频电路11b的分频数进行切换。
方案2所述的时钟生成系统，其特征在于，在方案1所述的时钟生成系统中，所述第二频率时钟，是以规定的分频数对所述第一振荡频率信号进行分频而得到的，所述第三频率时钟，是以规定分频数对所述第二振荡频率信号进行分频而得到的。
方案3所述的时钟生成系统，其特征在于，在方案1所述的时钟生成系统中，具有以各不相同的分频数对所述第一振荡频率信号进行分频的第一群的多个分频器，从所述第一群的多个分频器中输出包含所述第二频率时钟以及与该第二频率时钟成规定比例关系的多个时钟的第二频率系列的时钟群，具有以各不相同的分频数对所述第二振荡频率信号进行分频的第二群的多个分频器，从所述第二群的多个分频器中输出包含所述第三频率时钟以及与该第三频率时钟成规定比例关系的多个时钟的第三频率系列的时钟群，具有以规定分频数对所述第一频率时钟进行分频的至少一个分频器，输出包含第一频率时钟以及与来自所述一个分频器的所述第一频率时钟成规定比例关系的至少一个时钟的第一频率系列的时钟群。
方案4所述的时钟生成系统，其特征在于，在方案1～3中任一项所述的时钟生成系统中，所述第一频率时钟为27MHz，所述第二频率时钟为33.8688MHz，所述第三频率时钟为36.864MHz。
方案5或者方案6所述的时钟生成系统，其特征在于，在方案4或者方案1～3中任一项所述的时钟生成系统中，所述第一分频数控制电路具有将对应于所述第一振荡频率信号的时钟作为时钟输入，将所述第一比较输入时钟或所述第一基准输入时钟作为数据输入的第一双稳态多谐振荡(以下称FF)电路；从初始值到设定值为止，反复对所述第一FF电路的输出进行计数的第一计数器；产生对所述第一计数器的计数值进行过译码的第一译码输出的第一译码器；和将所述第一译码输出作为数据输入，将所述第一FF电路的输出作为时钟输入，而输出所述第一分频数控制信号的第二FF电路，所述第二分频数控制电路具有将对应于所述第二振荡频率信号的时钟作为时钟输入，将所述第二比较输入时钟或所述第二基准输入时钟作为数据输入的第三FF电路；从初始值到设定值为止，反复对所述第三FF电路的输出进行计数的第二计数器；
产生对所述第二计数器的计数值进行译码的第二译码输出的第二译码器；和将所述第二译码输出作为数据输入，将所述第三FF电路的输出作为时钟输入，而输出所述第二分频数控制信号的第四FF电路。
方案7所述的时钟生成系统，是根据第一频率时钟，产生与该第一频率时钟成规定比例关系的第二频率时钟的时钟生成系统，其特征在于，具备作为分频数切换型分频电路的PLL电路，其中具有对基准频率时钟与比较输入时钟的相位进行比较，并将其比较结果作为相位比较输出而进行输出的相位比较器；使该相位比较输出低通的低通滤波器；将该低通滤波器的滤波输出作为控制输入，以用来产生与所述第二频率时钟成一定比例的振荡频率信号的控制振荡器；对作为基准时钟输入的所述第一频率时钟进行分频而得到所述基准输入时钟的基准输入分频电路；对所述控制振荡器的振荡频率信号进行分频而得到所述比较输入时钟的比较输入分频电路，所述比较输入分频电路或者所述基准输入分频电路，根据分频数控制信号，以不同的分频数进行分频；分频数控制电路，其输入对应于所述振荡频率信号的时钟和所述比较输入时钟或所述基准输入时钟，产生使所述振荡频率信号与所述第二频率时钟成一定比例的频率的所述分频数控制信号，以用于对所述比较输入分频电路或所述基准输入分频电路的分频数进行切换。
方案8所述的时钟生成系统，其特征在于，在方案7所述的时钟生成系统中，所述第一频率时钟为27Mhz，所述第二频率时钟为33.8688MHz。
方案9所述的时钟生成系统，其特征在于，在方案7所述的时钟生成系统中，所述第一频率时钟为27Mhz，所述第二频率时钟为36.864MHz。
方案10所述的时钟生成系统，其特征在于，在方案7～9中任一项所述的时钟生成系统中，所述分频数控制电路，具有将对应于所述振荡频率信号的时钟作为时钟输入，将所述比较输入时钟或所述基准输入时钟作为数据输入的第一FF电路；从初始值到设定值为止，反复对所述第一FF电路的输出进行计数的计数器；产生对所述计数器的计数值进行过译码的译码输出的译码器；和将所述译码输出作为数据输入，将所述第一FF电路的输出作为时钟输入，而输出所述分频数控制信号的第二FF电路。
根据本发明的时钟生成系统，鉴于PLL电路的S/N对应于分频率而上升，对应于倍增率而下降，并且被噪声层的S/N所限定的事实，根据分频控制信号而将比较输入分频电路动态地切换为不同的分频数。通过该分频数的切换，而可以缩小表观上的分频数，并改善S/N比。
而且，在通过采用PLL电路而可以减少振荡模块的同时，与噪声层的限制无关地，以充分的S/N比，来生成作为采用MPEG格式的系统的基准频率时钟所必需的视频用第一频率27MHz系列的时钟、音频用(特别是CD用)的第二频率33.8688MHz(取样频率44.1KHz的整数倍)系列的时钟、以及音频用(特别是DVD用)的第三频率36.864MHz系列(取样频率48KHz以及32KHz的整数倍)的时钟。
另外，将第一基准频率时钟27MHz作为基准时钟输入的时钟生成系统，由于可以容易地得到低价且高性能的产生27MHz的水晶振荡器，故是优选的。
图1是本发明的第1实施例的时钟生成系统的构成图。
图2是本发明的第2实施例的时钟生成系统的构成图。
图3是本发明的第3实施例的时钟生成系统的构成图。
图4是对各频率系列的各时钟与S/N归结后进行表示的图。
图5是关联技术的时钟生成系统的构成图。
图中10a-第一PLL电路，11a-第一基准输入分频电路，12a-第一比较输入分频电路，13a-第一相位比较器，14a-第一低通滤波器，15a-第一控制振荡器，16a～19a-分频电路，20a-第一分频数控制电路，21a-第一D型FF电路，22a-第一计数器，23a-第一译码器，24a-第二D型FF电路，10b-第二PLL电路，11b-第二基准输入分频电路，12b-第二比较输入分频电路，13b-第二相位比较器，14b-第二低通滤波器，15b-第二控制振荡器，16b～19b-分频电路，20b-第二分频数控制电路，21b-第三D型FF电路，22b-第二计数器，23b-第二译码器，24b-第四D型FF电路，36c-分频电路。
具体实施例方式
以下，参照附图对本发明的时钟生成系统的实施例进行说明。
图1是采用本发明的第1实施例的PLL电路的时钟生成系统的构成图。该图1是将视频用的第一基准频率时钟27MHz作为基准时钟输入，并产生音频用的(特别是CD用)的第二基准频率33.8688MHz系列时钟的时钟生成系统。
PLL电路的S/N对应于分频数而上升，对应于倍增数而降低，并由噪声层的S/N限制。当采用PLL电路而欲从第一基准频率时钟27MHz得到第二基准频率33.8688MHz时，如图5所说明的，为此所必需的分频比是3136/625。由于没有使该分频比3136/625的各自的分频数变小的公约数，故振荡频率信号的S/N比降低。
在本发明中，根据分频数控制信号，动态地将PLL电路的两个分频电路(即，基准输入分频电路以及比较输入分频电路)的任意分频数切换成不同的分频数。通过该分频数的切换，可以减小表观上的分频数，改善S/N比。另外，虽然对切换比较输入分频电路的分频数的情况进行说明，但是也可以取而代之，对基准输入分频电路的分频数进行切换。
图1的时钟生成系统，将第一频率时钟Fr1作为基准时钟，产生与该第一频率时钟Fr1具有第一所定比例关系的第二频率时钟Fr2。在这里，第一频率时钟Fr1为27MHz，第二频率时钟Fr2为33.8688Mhz。
在图1中，将作为基准时钟的第一时钟Fr1输入到第一PLL电路10a，以输出第一振荡频率信号135.4752MHz。由分频器16a对第一振荡频率信号进行4分频而得到第二频率时钟Fr2。
由第一基准分频电路11a对输入到PLL电路10a中的第一频率时钟Fr1进行25分频。与以往一样，若第一频率时钟Fr1的S/N比为80(dB)，则第一基准输入时钟P1的S/N比，在计算上80(dB)+20log25(dB)成为108(dB)。但是，被噪声层的S/N所限，第一基准输入时钟P1的S/N比成为90(dB)。
第一相位比较器13a，输入第一基准输入时钟P1和第二基准输入时钟P2，对这两个输入P1、P2的相位进行比较，并将其相位比较结果作为第一相位比较输出而进行输出。该第一相位比较器13a由对第一基准输入时钟P1和第一比较输入时钟P2的相位以及频率进行比较的相位频率比较部；和根据作为其结果而产生的上升信号以及下降信号，而用来使电容器充电(上升信号时)或者放电(下降信号时)的充电泵(charge pump)电路构成。
第一低通滤波器14a，使来自第一相位比较器13a的第一相位比较输出低通。具体而言由电容器或者由电容器与电阻构成。
第一控制振荡器15a，将第一低通滤波器14a的滤波输出作为控制输出，产生与第二频率时钟Fr2成一定比率的第一振荡频率信号。作为第一振荡器15a，优选根据控制输入的电压值来控制振荡频率的电压控制振荡器(VCO)。
用来得到第一比较输入时钟P2的分频数切换型第一比较输入分频电路12a，根据来自第一分频数控制电路20a的第一分频数控制信号，以不同的分频率，动态地对第一控制振荡器15a的第一振荡频率信号进行分频。
该第一比较输入分频电路12a，串联设置分频数固定的分频电路12a-1和分频数根据第一分频数控制信号而进行切换的分频数可变的分频电路12a-2。分频电路12a-1的分频数为4，分频电路12a-2的分频数为31和32。另外，也可以用一个分频数可变型分频电路来构成第一比较输入分频电路12a。这时的分频数可以是124和128。
以选择16次分频数(31)和选择9次分频数(32)的方式来进行分频电路12a-2的分频数的切换，以便可以从第一频率时钟Fr1(27MHz)得到第一振荡频率信号(135.4752MHz)。由此，分频数的比与以往一样成为3136/625。如果用公式对此进行表示，则成为下式3136/625＝[((4×31×16)/25)+((4×32×9)/25]×1/25＝125.44/2527MHz×125.44/25＝135.4752MHz
第一相位比较器13a的第一基准输入时钟P1与第一比较输入时钟P2中的S/N(dB)相等，为90(dB)。由于第一比较分频电路12a的输入成为只将第一比较输入时钟P2递增125.44倍，故伴随该倍增，S/N只降低了20log125.44(dB)。因此，第一比较输入分频电路12a的输入，即第一振荡频率信号中的S/N(dB)是从第一比较输入时钟P2的90(dB)中减去20log125.44(dB)的值，成为48.2(dB)。该S/N比48.2(dB)与关联技术相比十分高。
该第一分频数控制信号由第一分频数控制电路20a来形成。在第一分频数控制电路20a中，第一FF电路21a将分频电路12a-1的输出时钟(即，第一振荡频率信号的1/4的频率)作为时钟输入，将分频电路12a-2的输出时钟(即，第一比较输入时钟P2)作为数据输入，并对输出信号Q进行输出。该第一FF电路21a，最好是D型FF电路。而且，在本发明中，其他的FF电路也一样。
第一计数器22a是输入第一FF电路21a的输出信号Q，从初始值(比如0)到设定值(比如24)为止反复地进行计数，以输出其计数值的循环型计数器。
第一译码器23a，产生对第一计数器22a的计数值进行过译码的第一译码输出。该第一译码器23a，根据其输入的计数值0～24，输出16次高电平(H)，9次低电平(L)。最好进行译码，以使其高电平、低电平尽量分散，比如可以如下这样地，H、H、L、H、H、L、H、H、L、H、H、L、H、H、L、H、H、L、H、H、L、H、H、L、L进行译码。
第二FF电路24a，将第一译码器23a的第一译码输出(H/L)作为数据输入，而将第一FF电路21a的输出作为时钟输入，来输出作为其输出信号Q的高电平或者L电平的第一分频数控制信号。将该第一分频数控制信号供给到分频电路12a-2。第一分频数控制信号在高电平时选择分频数31，而在低电平时选择分频数32。
通过该分频数的选择(切换)，第一相位比较器13a的相位比较输出每次都变动一点。但是，由于相位比较输出的一点变动被第一低通滤波器14a吸收，故不会对第一控制振荡器15a的振荡频率产生实质性影响。
另外，设有以各不相同的分频数4、6、8、12对第一振荡频率信号135.4752MHz进行分频的第一群的多个分频器16a、17a、18a、19a。从这些第一群的多个分频器16a、17a、18a、19a中，输出包含第二频率时钟Fr2(S/N比60.2dB)以及与该第二频率时钟具有所定比例关系的多个时钟22.5792MHz(S/N比63.7dB)、16.9344MHz(S/N比66.2dB)、11.2896MHz(S/N比69.7dB)的第二频率系列的时钟群Fr2s。
这样，根据基准频率时钟27MHz，采用单一的PLL电路，而可以与噪声层的S/N的限制无关地，以充分的S/N来生成第二基准频率33.8688MHz系列的时钟。
而且，将第一基准频率时钟27MHz作为基准时钟进行输入的时钟生成系统，可以容易地得到低价且高性能的产生27MHz的水晶振荡器，因此是优选的。
图2是采用本发明的第2实施例的PLL电路的时钟生成系统的构成图。该图2，是将视频用第一基准输入时钟27MHz作为基准时钟而输入，来产生音频用(特别是DVD用)的第三基准频率36.864MHz系列时钟的时钟生成系统。在该第2实施例的时钟生成系统中，由于基本考虑方法与图1的第1实施例同样，故主要说明其不同的点。
当欲采用PLL电路从第一基准输入时钟27MHz得到第三基准频率36.864MHz时，如图5所说明的，为此而必需的分频比为2048/375。由于没有使该分频比2048/375的各分频数缩小的公约数，故振荡频率信号的S/N比降低。在该实施例中，也根据分频数控制信号，将PLL电路的两个分频电路(即，基准输入分频电路以及比较输入分频电路)的任意分频数动态地切换为不同的分频数。根据该分频数的切换，可以缩小表观上的分频数，改善S/N比。
图2的时钟生成系统，将第一频率时钟Fr1作为基准时钟，来产生与该第一频率时钟Fr1具有第二所定比例关系的第三频率时钟Fr3。在这里，第一频率时钟Fr1是27MHz，第三频率时钟Fr3是36.864MHz。
在图2中，将作为基准时钟的第一频率时钟Fr1输入到第二PLL电路10b，并输出第二振荡频率信号147.456MHz。用分频器16b对第二振荡频率信号进行4分频，从而得到第三频率时钟Fr3。
用第二基准输入分频电路11b对输入到PLL电路10b的第一频率时钟Fr1进行25分频。与实施例1同样，第二基准输入时钟P1的S/N比被噪声层的S/N所限，成为90(dB)。
第二相位比较器13b，输入第一基准输入时钟P1和第二基准输入时钟P2，并对这2个输入P1、P2的相位进行比较，将该相位比较结果作为第二相位比较输出而进行输出。
第二低通滤波器14b使来自第二相位比较器13b的第一相位比较输出低通。
第二控制振荡器15b，将第二低通滤波器14b的滤波输出作为控制输入，产生与第三频率时钟Fr3成一定比例的第二振荡频率信号。
用来得到第二比较输入时钟P2的分频数切换型的第二比较输入分频电路12b，根据来自第二分频数控制电路20b的第二分频数控制信号，以不同的分频数，对第二控制振荡器15b的第二振荡频率信号动态地进行分频。
该第二比较输入分频电路12b，串联设置分频数固定的分频电路12b-1和分频数对应于第一分频数控制信号而切换的分频数可变的分频电路12b-2。分频电路12b-1的分频数为4，分频电路12b-2的分频数为34和35。而且，也可以用一个分频数可变型分频电路来构成第二比较输入分频电路12b。这时的分频数可以是136和140。
以选择13次分频数(34)和选择2次分频数(35)的方式来进行分频电路12b-2的分频数的切换，以便可以从第一频率时钟Fr1(27MHz)得到第二振荡频率信号(147.456MHz)。由此，分频数的比与以往一样，成为2048/375。如果用公式对此进行表示，则成为下式。
2048/375＝[((4×34×13)/25)+((4×35×2)/25]×1/15＝136.533/2527MHz×136.533/25＝147.456MHz第二相位比较器13b的第二基准输入时钟P1与第二比较输入时钟P2中的S/N(dB)相等，为90(dB)。由于第二比较分频电路12b的输入成为只将第二比较输入时钟P2递增136.533倍，故伴随该倍增，S/N只降低了20log136.533(dB)。因此，第二比较输入分频电路12b的输入，即第二振荡频率信号中的S/N(dB)是从第二比较输入时钟P2的90(dB)中减去20log136.533(dB)，成为47.4(dB)。该S/N比47.4(dB)与关联技术相比十分高。
该第二分频数控制信号由第二分频数控制电路20b来形成。在第二分频数控制电路20b中，第三FF电路21b将分频电路12b-1的输出时钟(即，第二振荡频率信号的1/4的频率)作为时钟输入，将分频电路12b-2的输出时钟(即，第二比较输入时钟P2)作为数据输入，来对输出信号Q进行输出。
第二计数器22b是输入第三FF电路21b的输出信号Q，从初始值比如0到设定值比如14为止反复地计数，并输出其计数值的循环型计数器。
第二译码器23b，产生对第二计数器22b的计数值进行过译码的第二译码输出。该第二译码器23b，对应于其输入的计数值0～14，输出13次高电平(H)，2次低电平(L)。最好进行译码，以使其高电平、低电平尽量分散，比如可以如下这样地H、H、H、H、H、H、H、L、H、H、H、H、H、H、L进行译码。
第四FF电路24b，将第二译码器23b的第二译码输出作为数据输入，而将第三FF电路21b的输出作为时钟输入，作为其输出信号Q，输出作为H电平或者L电平的第二分频数控制信号。将该第二分频数控制信号供给到分频电路12b-2。第二分频数控制信号在高电平时选择分频数34，而在低电平时选择分频数35。
通过该分频数的选择(切换)，第二相位比较器13b的相位比较输出每次都变动一点。但是，由于相位比较输出的微小变动被第二低通滤波器14b吸收，故不会对第二控制振荡器15b的振荡频率产生实质性影响。
另外，设有以各不相同的分频数4、6、8、12对第二振荡频率信号147.456MHz进行分频的第二群的多个分频器16b、17b、18b、19b。从这些第二群的多个分频器16b、17b、18b、19b中，输出包含第三频率时钟Fr3(S/N比59.4dB)以及与该第三频率时钟具有所定比例关系的多个时钟24.576MHz(S/N比63.0dB)、18.432MHz(S/N比65.4dB)、12.288MHz(S/N比69.0dB)的第三频率系列的时钟群Fr3s。
这样，根据基准频率时钟27MHz，采用单一的PLL电路，可以与噪声层的S/N的限制无关地，以充分的S/N来生成第三基准频率36.864MHz系列的时钟。
图3是本发明的第3实施例的时钟生成系统的构成图。该图3是将视频用的第一基准频率时钟Fr1(27MHz)作为基准时钟而输入，来产生视频用的第一基准频率时钟27MHz系列的时钟Fr1s、音频用(特别是CD用)的第二基准频率时钟33.8688MHz系列的时钟Fr2s以及音频用(特别是DVD用)的第三基准频率时钟36.864MHz系列的时钟Fr3s的时钟生成系统。
在图3中，生成第二基准频率33.8688MHz系列的时钟Fr2s的系统和图1的第1实施例相同，生成第三基准频率36.8644MHz系列的时钟Fr3s的系统和图2的第2实施例相同。这些系统将第一基准频率时钟Fr1[27MHz]作为基准时钟输入，并附加了视频用的第一基准频率时钟27MHz系列的时钟Fr1s。
第一基准频率时钟27MHz系列的时钟Fr1s，除了第一基准频率时钟Fr1以外，还包含用分频数2的分频器36c分频的时钟13.500MHz(S/N比86.0dB)。
在第3实施例中，根据基准频率时钟27MHz，采用两个PLL电路，可以与噪声层的S/N无关地，以充分的S/N来生成视频用的第一基准频率时钟27MHz系列的时钟Fr1s、音频用(特别是CD用)的第二基准频率时钟33.8688MHz系列的时钟Fr2s以及音频用(特别是DVD用)的第三基准频率时钟36.864MHz系列的时钟Fr3s。
图4是将以上的本发明以及关联技术的各频率系列的各时钟和S/N进行归总来表示的图。由图4也可以看出，在本发明中，与关联技术相比，可以得到S/N比显著高的频率时钟。
权利要求
1.一种时钟生成系统，其是至少产生第一频率时钟、与该第一频率时钟成第一规定比例关系的第二频率时钟、与所述第一频率时钟成第二规定比例关系的第三频率时钟的时钟生成系统，其特征在于，具备作为分频数切换型分频电路的第一PLL电路，其中具有对第一基准频率时钟与第一比较输入时钟的相位进行比较，并将该比较结果作为第一相位比较输出进行输出的第一相位比较器；使该第一相位比较输出低通的第一低通滤波器；将该第一低通滤波器的滤波输出作为控制输入，而用来产生与所述第二频率时钟成一定比例的第一振荡频率信号的第一控制振荡器；对作为基准时钟输入的所述第一频率时钟进行分频而得到所述第一基准输入时钟的第一基准输入分频电路；和对所述第一控制振荡器的第一振荡频率信号进行分频而得到所述第一比较输入时钟的第一比较输入分频电路，所述第一比较输入分频电路或者所述第一基准输入分频电路，根据第一分频数控制信号，以不同的分频数进行分频；第一分频数控制电路，其输入对应于所述第一振荡频率信号的时钟和所述第一比较输入时钟或所述第一基准输入时钟，产生使所述第一振荡频率信号与所述第二频率时钟成一定比例的频率的所述第一分频数控制信号，以用于对所述第一比较输入分频电路或所述第一基准输入分频电路的分频数进行切换；作为分频数切换型分频电路的第二PLL电路，其中具有对第二基准频率时钟与第二比较输入时钟的相位进行比较，并将其比较结果作为第二相位比较输出进行输出的第二相位比较器；使该第二相位比较输出低通的第二低通滤波器；将该第二低通滤波器的滤波输出作为控制输入，以用来产生与所述第三频率时钟成一定比例的第二振荡频率信号的第二控制振荡器；对作为基准时钟输入的所述第一频率时钟进行分频而得到所述第二基准输入时钟的第二基准输入分频电路；和对所述第二控制振荡器的第二振荡频率信号进行分频而得到所述第二比较输入时钟的第二比较输入分频电路，所述第二比较输入分频电路或者所述第二基准输入分频电路根据第二分频数控制信号，以不同的分频数进行分频；第二分频数控制电路，其输入对应于所述第二振荡频率信号的时钟和所述第二比较输入时钟或所述第二基准输入时钟，产生使所述第二振荡频率信号与所述第三频率时钟成一定比例频率的所述第二分频数控制信号，以用于对所述第二比较输入分频电路或所述第二基准输入分频电路的分频数进行切换。
2.根据权利要求1所述的时钟生成系统，其中，所述第二频率时钟，是以规定的分频数对所述第一振荡频率信号进行分频而得到的，所述第三频率时钟，是以规定分频数对所述第二振荡频率信号进行分频而得到的。
3.根据权利要求1所述的时钟生成系统，其中，具有以各不相同的分频数对所述第一振荡频率信号进行分频的第一群的多个分频器，从所述第一群的多个分频器中输出包含所述第二频率时钟以及与该第二频率时钟成规定比例关系的多个时钟的第二频率系列的时钟群，具有以各不相同的分频数对所述第二振荡频率信号进行分频的第二群的多个分频器，从所述第二群的多个分频器中输出包含所述第三频率时钟以及与该第三频率时钟成规定比例关系的多个时钟的第三频率系列的时钟群，具有以规定分频数对所述第一频率时钟进行分频的至少一个分频器，输出包含第一频率时钟以及与来自所述一个分频器的所述第一频率时钟成规定比例关系的至少一个时钟的第一频率系列的时钟群。
4.根据权利要求1～3中任一项所述的时钟生成系统，其中，所述第一频率时钟为27MHz，所述第二频率时钟为33.8688MHz，所述第三频率时钟为36.864MHz。
5.根据权利要求4所述的时钟生成系统，其中，所述第一分频数控制电路具有将对应于所述第一振荡频率信号的时钟作为时钟输入，将所述第一比较输入时钟或所述第一基准输入时钟作为数据输入的第一双稳态多谐振荡(以下称FF)电路；从初始值到设定值为止，反复对所述第一FF电路的输出进行计数的第一计数器；产生对所述第一计数器的计数值进行过译码的第一译码输出的第一译码器；和将所述第一译码输出作为数据输入，将所述第一FF电路的输出作为时钟输入，而输出所述第一分频数控制信号的第二FF电路，所述第二分频数控制电路具有将对应于所述第二振荡频率信号的时钟作为时钟输入，将所述第二比较输入时钟或所述第二基准输入时钟作为数据输入的第三FF电路；从初始值到设定值为止，反复对所述第三FF电路的输出进行计数的第二计数器；产生对所述第二计数器的计数值进行译码的第二译码输出的第二译码器；和将所述第二译码输出作为数据输入，将所述第三FF电路的输出作为时钟输入，而输出所述第二分频数控制信号的第四FF电路。
6.根据权利要求1～3中任一项所述的时钟生成系统，其中，所述第一分频数控制电路具有将对应于所述第一振荡频率信号的时钟作为时钟输入，将所述第一比较输入时钟或所述第一基准输入时钟作为数据输入的第一双稳态多谐振荡(以下称FF)电路；从初始值到设定值为止，反复对所述第一FF电路的输出进行计数的第一计数器；产生对所述第一计数器的计数值进行过译码的第一译码输出的第一译码器；和将所述第一译码输出作为数据输入，将所述第一FF电路的输出作为时钟输入，而输出所述第一分频数控制信号的第二FF电路，所述第二分频数控制电路具有将对应于所述第二振荡频率信号的时钟作为时钟输入，将所述第二比较输入时钟或所述第二基准输入时钟作为数据输入的第三FF电路；从初始值到设定值为止，反复对所述第三FF电路的输出进行计数的第二计数器；产生对所述第二计数器的计数值进行译码的第二译码输出的第二译码器；和将所述第二译码输出作为数据输入，将所述第三FF电路的输出作为时钟输入，而输出所述第二分频数控制信号的第四FF电路。
7.一种时钟生成系统，其是根据第一频率时钟，产生与该第一频率时钟成规定比例关系的第二频率时钟的时钟生成系统，其特征在于，具备作为分频数切换型分频电路的PLL电路，其中具有对基准频率时钟与比较输入时钟的相位进行比较，并将其比较结果作为相位比较输出而进行输出的相位比较器；使该相位比较输出低通的低通滤波器；将该低通滤波器的滤波输出作为控制输入，以用来产生与所述第二频率时钟成一定比例的振荡频率信号的控制振荡器；对作为基准时钟输入的所述第一频率时钟进行分频而得到所述基准输入时钟的基准输入分频电路；对所述控制振荡器的振荡频率信号进行分频而得到所述比较输入时钟的比较输入分频电路，所述比较输入分频电路或者所述基准输入分频电路，根据分频数控制信号，以不同的分频数进行分频；分频数控制电路，其输入对应于所述振荡频率信号的时钟和所述比较输入时钟或所述基准输入时钟，产生使所述振荡频率信号与所述第二频率时钟成一定比例的频率的所述分频数控制信号，以用于对所述比较输入分频电路或所述基准输入分频电路的分频数进行切换。
8.根据权利要求7所述的时钟生成系统，其中，所述第一频率时钟为27MHz，所述第二频率时钟为33.8688MHz。
9.根据权利要求7所述的时钟生成系统，其中，所述第一频率时钟为27MHz，所述第二频率时钟为33.864MHz。
10.根据权利要求7～9中任一项所述的时钟生成系统，其中，所述分频数控制电路，具有将对应于所述振荡频率信号的时钟作为时钟输入，将所述比较输入时钟或所述基准输入时钟作为数据输入的第一FF电路；从初始值到设定值为止，反复对所述第一FF电路的输出进行计数的计数器；产生对所述计数器的计数值进行过译码的译码输出的译码器；和将所述译码输出作为数据输入，将所述第一FF电路的输出作为时钟输入，以输出所述分频数控制信号的第二FF电路。
全文摘要
本发明提供一种采用PLL电路，与噪声层的S/N的限制无关地，以充分的S/N比得到与基准频率时钟成规定比例关系的其他基准频率时钟的时钟生成系统。以基准时钟分频电路对基准频率时钟进行分频，并作为相位比较器的基准输入，以分频数切换型的比较输入分频电路对控制振荡器的振荡频率信号(对应于其它基准频率时钟)进行分频，以作为相位比较器的比较输入。根据使振荡频率信号成为与第一基准频率时钟成一定比例的频率的分频数控制信号来切换该比较输入分频电路的分频数。由此，得到MPEG格式所必需的三个基准频率时钟，即27MHz系列、33.8688MHz系列、36.864MHz系列。
文档编号H03L7/23GK1595805SQ20041007703
公开日2005年3月16日 申请日期2004年9月9日 优先权日2003年9月12日
发明者藤原正勇 申请人:罗姆股份有限公司