专利名称：数据存取系统与方法
技术领域：
本发明涉及的是一种数据存取系统与方法，尤指 一种具有省电与存取同步 化功效的数据存取系统与方法。
背景技术：
在现有的电子系统中，当微控制器(microcontroller)或微处理器 (microprocessor)要存取某个外部的緩存器(如某个IP组件的緩存器)时，需先将 频率讯号与地址讯号送至每个外部缓存器，再由各个緩存器译码所述的地址讯 号，以判断自己是否为存取对象，再通过所述的频率讯号来执行数据存取。然 而，由于频率讯号是送至每个緩存器所包含的正反器(flip-fl叩)(一个8位緩存器 即有8个正反器)，当系统因日趋复杂而使用大量的緩存器时，就会非常耗电。 特别是，若电子系统使用的电源为电池，则耗电还会影响电池的续航力。
另外，当系统使用大量的緩存器时，各个緩存器距离微控制器的远近就可 能造成存取时明显的时序差(skew)，使存取不同步。
背景技术：
中，需针对不同远 近的緩存器的存取频率进行微调，以平衡时序差。然而，这种做法易增加电路 设计的复杂度，且当缓存器的数量很大时，时序差的变动情形也会变得复杂， 此时采用对不同远近的緩存器进行微调的做法，常会顾此失彼，而难以达致理 想的同步化效果。
发明内容
有鉴于此，本发明的一目的，在于提供一种数据存取系统与方法，其在进 行数据存取时，相较在背景技术可达到省电的功效。
本发明的另一目的，在于提供一种数据存取系统与方法，其在进行数据存 取时，相较在背景技术，可以筒易的方式达到存取同步化的功效。
本发明公开一种数据存取系统，其包含 一数据处理单元，发出一存取要 求(accessrequest)讯号，以启动至少一单位数据量的存取，其中所述的单位数据 量的存取是在一参考频率讯号的复数个频率周期内执行； 一桥接(bridge)装置，耦接至所述的数据处理单元，所述的桥接装置包含 一存取信息产生单元，用 以依据所述的存取要求讯号、所述的参考频率讯号与一前置时间，产生一存取 信息，其中所述的存取信息包含一脉沖(pulse),所述的脉冲在所述的这些频率周 期内的时序是依据所述的前置时间决定；以及一记忆装置，耦接至所述的桥接 装置，用以依据所述的存取信息执行所述的单位数据量的存取。
本发明另公开一种数据存取方法，是用以存取一记忆装置。所述的数据存 取方法包含下列步骤发出一存取要求讯号，以启动所述的记忆装置的至少一 单位数据量的存取，其中所述的单位数据量的存取是在一参考频率讯号的复数 个频率周期内执行；依据所述的存取要求讯号、所述的参考频率讯号与一前置 时间，产生一存取信息，其中所述的存取信息包含一脉冲，所述的脉冲在所述 的这些频率周期内的时序是依据所述的前置时间决定；以及依据所述的存取信 息执行所述的单位数据量的存取。
本发明另公开一种数据存取系统，其包含 一数据处理单元，发出一写入 要求讯号与对应的 一地址讯号与 一数据讯号，以启动至少 一单位数据量的写入， 其中所述的单位数据量的位数为一正整数N ; —桥接装置，耦接至所述的数据 处理单元，所述的桥接装置包含 一地址译码单元，依据所述的地址讯号与所 述的写入要求讯号，产生一位选取讯号；以及一记忆装置，耦接至所述的桥接 装置，当N小于所述的数据讯号的位数时，所述的记忆装置依据所述的位选取 讯号，选取所述的数据讯号中的N个位，以执行所述的单位数据量的存取。
图1是本发明的数据存取系统的 一 实施例的方块图2是以M二4为例，显示参考频率讯号、存取要求讯号与存取信息的时序
图3是本发明的数据存取方法的一实施例的流程图。
图式的图号说明10-数据存取系统；11-数据处理单元；12-桥接装置； 121 -存取信息产生单元；122-地址译码单元；13-记忆装置；30 34-数据存 取方法的 一 实施例的流程。
具体实施例方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。 图1是本发明的数据存取系统的一实施例的方块图，其中，数据存取系统 10包含一数据处理单元11、 一桥接装置12与一记忆装置13。数据处理单元11 可发出 一 存取要求讯号及其对应的 一 地址讯号，以启动至少 一 单位数据量的存 取。所述的存取要求讯号可为写入要求讯号或读取要求讯号。当所述的存取要 求讯号为写入要求讯号时，数据处理单元11还发出对应在写入要求讯号的一数
据讯号至记忆装置13，以将数据写入记忆装置13,其中，数据讯号的位数即为 单位数据量。所述的单位数据量的存取是在一参考频率讯号的复数个(以M个表
示)频率周期内执行完成。数据处理单元11可为微控制器或微处理器等。单位数
据量可为8位或8位的倍数等。所述的参考频率讯号可为数据存取系统10的系 统频率或数据处理单元11的运作频率。
桥接装置12包含一存取信息产生单元121与一地址译码单元122。存取信 息产生单元121耦接至数据处理单元11,可依据存取要求讯号、参考频率讯号 与一前置时间，来产生一存取信息送至记忆装置13。所述的存取信息包含一脉 冲，用来使记忆装置13可执行单位数据量的写入或读取。在用来执行单位数据 量的存取的M个频率周期内，所述的脉冲的时序是依据所述的前置时间而决定， 例如，可将所述的M个频率周期的起始点与所述的脉冲的起始点间的时距设为 所述的前置时间，换言之，若前置时间为k个频率周期，则所述的脉冲的起始 点即为所述的M个频率周期中第k+l个频率周期的起始点。在一较佳实施例中， 除了所述的前置时间，所述的脉冲在所述的M个频率周期内的时序还依据一后 置时间(图未显示)而决定，例如，可将所述的脉冲的结束点与所述的M个频率 周期的结束点间的时距为所述的后置时间。所述的脉沖的时序依据前置时间 与后置时间决定后，所述的脉冲的宽度也得以决定。举例而言，若前置时间与 后置时间分别为k与p个频率周期，则所述的脉冲的宽度为(M-k-p)个频率周期。
图2是以N^4为例，显示参考频率讯号、存取要求讯号与存取信息的时序 图(timing diagram),其中T代表频率周期。如图2所示，前置时间为1T,后置 时间为2T,因此存取信息的脉沖位于第2个频率周期，且宽度为1T(即4-1-2=1)。
前置时间与后置时间的长度为可组态(configurable)的参数，可依电路的实际 情况进行调整。例如，由于数据处理单元11所提供的数据讯号须达到稳态才能执行写入，而达到稳态需要一段启动时间(set-uptime)，因此若所需启动时间较 长，则可将前置时间延长，以延后写入的时间点。再例如，由于在存取记忆装 置13内的较远的储存位置时，所需时间较长，因此有时可能无法在所述的M个 频率周期结束前完成存取。此时，可设定较长的后置时间，以提前写入的时间 点，而确保记忆装置13所有储存位置的存取都能在所述的M个频率周期内完成。
通过前述存取信息的设计，数据存取系统10可达到省电与数据存取同步化 的双重功效。首先，通过存取信息所包含的脉冲，即可使记忆装置13执行数据 存取，而不需再将参考频率讯号送入记忆装置13。也即，记忆装置13在进行存 取时，是以存取信息来取代参考频率讯号。由于存取信息的脉冲数少在参考频 率讯号(以图2为例，前者为后者的四分之一)，所以记忆装置13在进行存取时 可还为省电。其次，由于记忆装置13的各个储存位置远近不一，在存取不同位 置时会产生时序差。通过前置时间与后置时间来调整存取信息的脉冲的时序， 可确保所有位置的存取都在所述的M个频率周期内完成。如此，虽然不同储存 位置的存取会有时序差，但就数据处理单元11的角度来看，在所述的M个频率 周期内，仍可存取到记忆装置13的所有位置，因此可视为同步。
记忆装置13内的储存空间分成复数个记忆排区(bank)。地址译码单元122 可依据数据处理单元11所提供的地址讯号，译码产生一排区选取讯号送至记忆 装置13,以选取其中一个记忆排区。被选取的记忆排区会依据地址讯号进行进 一步译码，以找出要进行存取的储存位置，再通过存取信息产生单元121产生 的存取信息，执行单位数据量的存取，例如，被选取的记忆排区可在存取信息 的脉冲的上升边缘(rising edge)或下降边缘(falling edge)时，执行单位数据量的存 取。由于存取信息只需送入被选取的记忆排区(而非所有记忆排区)，因而可达到 进一步的省电功效。在一实施例中，地址译码单元122是依据地址讯号的至少 一最高位(most significant bit),来产生排区选取讯号；而被选取的记忆排区则依 据地址讯号的其余位找出要存取的储存位置。例如，若记忆装置13包含28=256 个储存位置且分成8个记忆排区(即每个记忆排区包含32个储存位置)，此时若 使用8位的地址讯号来寻址，则地址译码单元122可利用地址讯号的前3个最 高位来产生排区选取讯号，而被选取的记忆排区则依据地址讯号的其余5个位 找出要存取的储存位置。
记忆装置13可为动态随机存取内存(DRAM)、静态随机存取内存(SRAM)、由正反器(flip-flop)组成的緩存器等。当记忆装置13为緩存器时，由于读取正反 器时不需通过脉冲讯号，因此，当存取要求讯号为读取要求讯号时，存取信息
产生单元121产生的存取信息不需送入记忆装置13,而记忆装置13仅需通过地 址讯号与排区选取讯号即可执行数据读取。如此，可达到还进一步的省电功效。
此外，在所述的M个频率周期结束时，此时单位数据量的存取已完成，桥 接装置12会发出一确认(acknowledge)讯号(图未显示)至数据处理单元11，以通 知其可继续进行下 一 个动作，例如执行下 一 个程序指令。
在一较佳实施例中，若数据处理单元11的实际数据宽度为N位，则当N 小于数据讯号的位数时，记忆装置13是依据一位选取讯号，选取数据讯号中的 N个位以执行单位数据量的写入，而所述的位选取讯号是由地址译码单元122 依据地址讯号所产生。举例而言，当N为8且数据讯号的位数为16时，记忆装 置13可依据位选取讯号，选取数据讯号中的8个最高位或8个最低位(least significant bit)以执行写入动作；而若记忆装置13的每一地址对应在一 8位的储 存位置，地址译码单元122可依据地址讯号的一最低位，产生位选取讯号，也 即，当所述的最低位为0时，位选取讯号是选取数据讯号的8个最低位写入； 当所述的最低位为1时，位选取讯号是选取数据讯号的8个最高位写入。如此， 若数据处理单元11为8位的微控制器，则可与另一 32位的微控制器(或微处理 器，图未显示)共享桥接装置12,以16位的方式(也即16位的数据讯号)存取记 忆装置13。换言的，在数据处理单元11为8位的微控制器的情况下，当数据处 理单元ll要执行写入时，若其送出的地址讯号的最低位为0时，数据处理单元 11会将其8位的数据放在数据讯号的8个最低位；若地址讯号的最低位为1时， 则放在数据讯号的8个最高位，也即，执行两次单位数据量的写入动作，以完 成16位的数据写入。另一方面，当数据处理单元11为32位的微控制器的情况 下，32位的微控制器对于其32位的数据总线，只固定使用最低(或最高)的16 个位，将其放在数据讯号的16个位，并忽略位选取讯号，以一次单位数据量的 写入动作完成16位的数据写入。
图3是本发明的数据存取方法的 一 实施例的流程图。所述的数据存取方法 可用以存取一具有复数个记忆排区的记忆装置，且包含下列步骤
步骤30:发出一存取要求讯号，以启动所述的记忆装置的至少一单位数据 量的存取，其中所述的单位数据量的存取是在一参考频率讯号的复数个频率周 期内执行。步骤31:依据所述的存取要求讯号、所述的参考频率讯号与一前置时间， 产生一存取信息，其中所述的存取信息包含一脉冲，所述的脉沖在所述的这些 频率周期内的时序是依据所述的前置时间决定。
步骤32:依据一地址讯号，产生一排区选取讯号，用以选取所述的这些记 忆排区其中之一。
步骤33:被选取的记忆排区依据所述的存取信息执行所述的单位数据量的 存取。
步骤34:在所述的这些频率周期结束前，产生一确认讯号，以显示所述的 单位数据量的存取完成。
步骤30中，所述的存取要求讯号为一写入要求讯号或一读取要求讯号。当 所述的存取要求讯号为写入要求讯号时，步骤30还发出对应在所述的写入要求 讯号的一数据讯号至所述的记忆装置。步骤31中，所述的这些频率周期的起始 点与所述的脉冲的起始点间的时距为所述的前置时间。在一4支佳实施例中，步 骤31还依据一后置时间，来产生所述的存取信息，其中所述的脉冲的结束点与 所述的这些频率周期的结束点间的时距为所述的后置时间。
步骤32中，是依据所述的地址讯号的至少一最高位，产生所述的排区选取 讯号。步骤33中，所述的单位数据量的存取是在所述的脉冲的上升边缘或下降 边缘时执行。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非 限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可 对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
权利要求
1、一种数据存取系统，其特征在于其包含一数据处理单元，发出一存取要求讯号，以启动至少一单位数据量的存取，其中所述的单位数据量的存取是在一参考频率讯号的复数个频率周期内执行；一桥接装置，耦接至所述的数据处理单元，所述的桥接装置包含一存取信息产生单元，用以依据所述的存取要求讯号、所述的参考频率讯号与一前置时间，产生一存取信息，其中所述的存取信息包含一脉冲，所述的脉冲在所述的这些频率周期内的时序是依据所述的前置时间决定；以及一记忆装置，耦接至所述的桥接装置，用以依据所述的存取信息执行所述的单位数据量的存取。
2、 根据权利要求1所述的数据存取系统，其特征在于所述的桥接装置在 所述的这些频率周期结束前，发出 一 确认讯号至所述的数据处理单元。
3、 根据权利要求1所述的数据存取系统，其特征在于所述的这些频率周 期的 一起始点与所述的月永冲的 一起始点间的时3巨为所述的前置时间。
4、 根据权利要求1所述的数据存取系统，其特征在于所述的存取信息产 生单元还依据一后置时间，来产生所述的存取信息。
5、 根据权利要求4所述的数据存取系统，其特征在于所述的脉冲的一结 束点与所述的这些频率周期的 一 结束点间的时距为所述的后置时间。
6、 根据权利要求1所述的数据存取系统，其特征在于所述的数据处理单 元还发出一地址讯号，所述的记忆装置包含复数个记忆排区，所述的桥接装置 还包含一地址i奪码单元，依据所述的地址讯号，产生一4非区选取讯号，用以选舉^ 所述的这些记忆排区其中之 一 ，以执行所述的单位数据量的存取。
7、 根据权利要求6所述的数据存取系统，其特征在于所述的地址译码单 元是依据所述的地址讯号的至少一最高位，产生所述的排区选取讯号。
8、 根据权利要求6所述的数据存取系统，其特征在于当所述的存取要求 讯号为 一 写入要求讯号时，所述的数据处理单元还发出对应在所述的写入要求 讯号的 一数据讯号至所述的记忆装置。
9、 根据权利要求8所述的数据存取系统，其特征在于所述的数据处理单 元的数据宽度为一正整数N，当N小于所述的数据讯号的位数时，所述的记忆装置依据一位选取讯号，选取所述的数据讯号中的N个位，以执行所述的单位 数据量的存取。
10、 根据权利要求9所述的数据存取系统，其特征在于所述的地址译码单元依据所述的地址讯号，产生所述的位选取讯号。
11、 根据权利要求9所述的数据存取系统，其特征在于当N为8且所述 的数据讯号的位数为16时，所述的记忆装置是依据所述的位选取讯号，选取所 述的数据讯号中的8个最高位或8个最低位，以执行所述的单位数据量的存取。
12、 根据权利要求11所述的数据存取系统，其特征在于当所述的记忆装 置的每一地址对应一 8位的储存位置时，所述的地址译码单元依据所述的地址 讯号的一最低位，产生所述的位选取讯号。
13、 一种数据存取方法，是用以存取一记忆装置，其特征在于所述的数 据存取方法包含发出一存取要求讯号，以启动所述的记忆装置的至少一单位数据量的存取， 其中所述的单位数据量的存取是在一参考频率讯号的复数个频率周期内执行；依据所述的存取要求讯号、所述的参考频率讯号与一前置时间，产生一存 取信息，其中所述的存取信息包含一脉沖，所述的脉沖在所述的这些频率周期 内的时序是依据所述的前置时间决定；以及依据所述的存取信息执行所述的单位数据量的存取。
14、 根据权利要求13所述的数据存取方法，其特征在于还包含 在所述的这些频率周期结束前，产生一确认讯号，以显示所述的单位数据量的存取完成。
15、 根据权利要求13所述的数据存取方法，其特征在于所述的这些频率 周期的 一起始点与所述的脉冲的 一起始点间的时距为所述的前置时间。
16、 根据权利要求13所述的数据存取方法，其特征在于所述的存取信息 产生步骤还依据一后置时间，来产生所述的存取信息。
17、 根据权利要求16所述的数据存取方法，其特征在于所述的脉沖的一 结束点与所述的这些频率周期的 一结束点间的时距为所述的后置时间。
18、 根据权利要求13所述的数据存取方法，其特征在于所述的记忆装置 包含复数个记忆排区，所述的数据存取方法还包含依据一地址讯号，产生一排区选取讯号，用以选耳又所述的这些记忆排区其中之一，以执行所述的单位数据量的存取。
19、 根据权利要求18所述的数据存取方法，其特征在于所述的排区选取 讯号产生步骤是依据所述的地址讯号的至少 一最高位，产生所述的排区选取讯
20、 根据权利要求13所述的数据存取方法，其特征在于当所述的存取要 求讯号为 一 写入要求讯号时，所述的数据存取方法还包含发出对应在所述的写入要求讯号的 一 数据讯号至所述的记忆装置。
21、 一种数据存取系统，其特征在于其包含一数据处理单元，发出 一写入要求讯号与对应的一地址讯号与 一数据讯号， 以启动至少一单位数据量的写入，其中所述的数据处理单元的数据宽度为一正 整数N ;一桥接装置，耦接至所述的数据处理单元，所述的桥接装置包含 一地址^泽码单元，依据所述的地址讯号与所述的写入要求讯号，产生一位 选取讯号；以及一记忆装置，耦接至所述的桥接装置，当N小于所述的数据讯号的位数时， 所述的记忆装置依据所述的位选取讯号，选取所述的l史据讯号中的N个位，以 执行所述的单位数据量的存取。
22、 根据权利要求21所述的数据存取系统，其特征在于当N为8且所述 的数据讯号的位数为16时，所述的记忆装置是依据所述的位选取讯号，选取所 述的数据讯号中的8个最高位或8个最低位，以执行所述的单位数据量的存取。
23、 根据权利要求22所述的数据存取系统，其特征在于当所述的记忆装 置的每一地址对应一 8位的储存位置时，所述的地址i奪码单元依据所述的地址 讯号的一最#/(立，产生所述的位选取讯号。
24、 根据权利要求21所述的数据存取系统，其特征在于所述的记忆装置 包含复数个记忆排区，所述的地址译码单元依据所述的地址讯号，产生一排区 选取讯号，用以选取所述的这些记忆排区其中之一，以执行所述的单位数据量 的存取。
25、 根据权利要求24所述的数据存取系统，其特征在于所述的地址译码 单元是依据所述的地址讯号的至少 一 最高位，产生所述的排区选取讯号。
全文摘要
本发明为一种数据存取系统与方法，其在进行数据存取时，可达到省电与存取同步化的双重功效。所述的数据存取系统包含数据处理单元、桥接装置与记忆装置。数据处理单元发出存取要求讯号，以启动至少一单位数据量的存取。所述的单位数据量的存取是在参考频率讯号的复数个频率周期内执行。桥接装置可依据存取要求讯号、参考频率讯号与前置时间，产生存取信息。所述的存取信息中的脉冲在所述的些频率周期内的时序是依据前置时间决定。记忆装置则依据所述的存取信息执行所述的单位数据量的存取。
文档编号G06F17/30GK101419599SQ20071016734
公开日2009年4月29日 申请日期2007年10月25日 优先权日2007年10月25日
发明者王志明, 苏肇平, 魏士然, 黄名宏 申请人:晨星半导体股份有限公司