专利名称：时钟信号生成电路、显示面板模块、图像传感装置以及电子装置的制作方法
技术领域：
本发明涉及延迟锁定环型的时钟信号生成电路，且更具体地涉及一 种通过使用薄膜沉积技术或印刷技术形成有源元件的延迟锁定环型的时 钟信号生成电路。本发明还涉及显示面板模块、图像传感装置以及电子 装置。
背景技术：
近来，不仅大型显示器而且中型或小型显示器都需要更高的显示分 辨率。在此情况下，输入时钟信号和图像信号的频率已变得更高。
例如，在显示器基板上以集中方式设置有功能电路的系统显示器将 串行图像信号转换为并行图像信号，从而可降低信号频率。这样可提高 工作裕度 (operating margin)。
然而在尚未进行图像信号的并行转换的电路部分，涉及电路延迟和 工作裕度的问题仍然存在。具体地，在目前的系统显示器的图像信号的 输入频率非常高的情况下，在显示器基板上的时钟信号和图像信号之间
的时延差可使采样失败。
例如，日本未审査专利申请特开2006-287641号及2007-6517号已经描
述了一种所述的延迟锁定环型的时钟信号生成电路。
发明内容
然而，与硅片上形成的晶体管相比，形成于显示器基板或任何其它 绝缘基板上的薄膜晶体管在其特性上变化很大。于是，对包括形成于绝缘基板上的薄膜晶体管的时钟信号生成电路来说，有必要对如屈l所示的 时钟信号之间的相位差为180。的状态(即假锁定状态)采取对策。
根据本发明的实施例，提供了一种延迟锁定环型的时钟信号生成电 路，该电路包括延迟线路，其被配置用于延迟第一时钟信号以生成第 二时钟信号；延迟量控制器，其被配置用于改变延迟线路中的延迟量， 以使第二时钟信号的相位同步于第一时钟信号的相位；假锁定检测部， 其被配置用于检测第一时钟信号和第二时钟信号的假锁定状态；以及假 锁定状态解除部，其被配置用于在检测到假锁定状态的情况下改变延迟 线路中的延迟量。
在检测到假锁定状态的情况下，需要时钟信号生成电路的假锁定状 态解除部通过将延迟线路中的时钟相位反转来解除假锁定状态。在此情 况下，通过单一反相操作，相位状态可基本上接近锁定状态。
此外，在检测到假锁定状态的情况下，需要时钟信号生成电路的假 锁定状态解除部通过按对应于设定值的量对延迟线路中的时钟相位进行 移相来解除假锁定状态。在此情况下，虽然相位状态不是接近通过单一 反相操作所得到的锁定状态，但至少可通过正常操作避免假锁定状态并 实现相位调整操作。
此外，通过使用薄膜沉积技术和印刷技术之一，使延迟线路、延迟 量控制器、假锁定检测部以及假锁定状态解除部形成于绝缘基板上，这 样更有望实现本发明的优势。时钟信号生成电路可用于显示面板模块， 所述显示面板模块包括配置用来根据时钟信号驱动显示面板的驱动电 路。
此外，时钟信号生成电路可在图像传感装置中应用，所述图像传感 装置包括配置用于根据时钟信号驱动图像传感器件的驱动电路。此外， 时钟信号生成电路可应用于电子装置，所述电子装置包括配置用于控制 整个系统的运行的系统控制器和配置用于接收对系统控制器的指令的指 令接收部。
当检测到假锁定状态时，根据本发明的实施例的时钟信号生成电路， 假锁定状态被强制解除，并基于正常相位差完成延迟量的改变。
图l是用于解释相位锁定状态和假锁定状态的图2表示显示面板的平面配置的示例；
图3表示时钟信号生成电路的配置的示例；
图4表示压控延迟线路的配置的示例；
图5表示相位反转/非反转部的配置的示例；
图6表示相位比较电路部的配置的示例；
图7表示电荷泵的配置的示例；
图8A和图8B表示假锁定检测部的配置的示例； 图9是用于解释假锁定的内部工作的图； 图10是表示由时钟信号生成电路完成的流程的流程图; 图ll表示其他时钟信号生成电路的配置的示例；
图12表示延迟线路的配置的示例；
图13表示二进制计数器单元的配置的示例；
图14表示解码器单元的配置的示例；
图15表示时钟信号生成电路的配置的示例；
图16表示电子装置的系统配置的示例；
图17表示电子装置的系统配置的示例；
图18表示电子装置的外观的示例；
图19A和图19B表示电子装置的外观的示例；
图20表示电子装置的外观的示例；
图21A和图21B表示电子装置的外观的示例；
图22表示电子装置的外观的示例。
具体实施例方式
下面将描述本发明的实施例应用于系统显示器的情形。本发明所属 领域中的现有技术应用于本说明书未具体图示或者述及的部分。此外， 下述实施例仅仅是示例性的实施例。本发明不局限于任何下述的实施例。
第一实施例
图2表示根据第一实施例的显示面板1的平面配置的示例。在本实施 例中，显示区5和功能电路在相同步骤中形成于玻璃基板3的表面上。显 示区5中形成有被配置用于改变对应像素的亮度等级的像素电路、用于向 像素电路提供驱动信号的N条像素控制线以及M条图像信号线。
信号线驱动器7、扫描线驱动器9、时钟信号生成电路ll等形成为功 能电路。信号线驱动器7和扫描线驱动器9根据时钟信号生成电路11产生 的时钟工作。时钟信号生成电路ll是被配置用于产生输出时钟的电路， 所属输出时钟与从外部器件所提供的输入时钟同步。
图3表示根据本发明的实施例的时钟信号生成电路11的内部配置的 示例。图3所示的时钟信号生成电路11是模拟类型的。时钟信号生成电路 11包括缓冲电路部21、压控延迟线路23、相位反转/非反转部25、缓冲电 路部27、相位比较电路部29、电荷泵31以及假锁定检测部33。
缓冲电路部21和27中的每一个包括多个互相串联的反相电路。缓冲 电路部21用作输入缓冲器，并接收对应于本发明的实施例的第一时钟信 号的输入时钟CLK1。缓冲电路部27用作输出缓冲，并输出对应于本发明 的实施例的第二时钟信号的输出时钟CLK2。
压控延迟线路23是配置为以模拟方式调整输入时钟CLK1的相位的 延迟电路部分。图4表示压控延迟线路23的配置的示例。压控延迟线路23 包括多个互相连接的反相电路。所述的多个反相电路各设有负载电容器。
通过此电路配置，可通过改变在反相电路的输出级和负载电容器之 间所连接的一对晶体管的偏置电压Vbias来控制延时。例如，在N沟道晶 体管的情况下，低偏置电压Vbias—n (即薄膜晶体管的开启状态)使延迟 量最小。例如，在N沟道晶体管的情况下，高偏置电压Vbias—n (即薄膜 晶体管的关闭状态)使延迟量最大。例如，随着电流驱动能力的增加，对负载电容器充电或从负载电容 器放电的载流子的速度加快。即，压控延迟线路23的传递速度加快，从 而时钟相位提前。相反，随着电流驱动能力的降低，对负载电容器充电
或从负载电容器放电的载流子速度减慢。B卩，压控延迟线路23的传递速 度减慢，从而时钟相位延迟。
相位反转/非反转部25是配置为将接收自压控延迟线路23的时钟信 号反相并输出该反相时钟信号、或直接输出接收自压控延迟线路23的时 钟信号而不将该时钟信号反相的电路部。在本实施例中，相位反转/非反 转部25位于压控延迟线路23与缓冲电路部27之间。S卩，相位反转/非反转 部25位于延迟线路上。
相位反转/非反转部25对应于权利要求书中所述的"假锁定状态解除 部"。如图1所示，在假锁定状态中，输入时钟CLK1和输出时钟CLK2之 间存在180°的相位差。
在检测到假锁定状态的情况下，相位反转/非反转部25将输入时钟的 相位反转。在未检测到假锁定状态的情况下，相位反转/非反转部25直接 输出该输入时钟而不进行反转。
相位反转/非反转部25根据由假锁定检测部33所提供的控制信号在 反转与非反转之间进行切换。图5表示相位反转/非反转部25的电路示例。
图5所示的相位反转/非反转部25包括其中设有两个反相器INVl、 INV2的传输通道和其中设有反相器INV3的传输通道。相位反转/非反转 部25还包括开关SW1和开关SW2，其中开关SW1设在反相器INV1、 INV2 所在的传输通道中，开关SW2设在反相器INV3所在的传输通道中，从而 时钟信号可通过设有两个反相器INV1、 INV2的传输通道和设有反相器 INV3的传输通道之一。
开关SW1和SW2以相反方式工作。于是，图5所示的相位反转/非反转 部25将切换信号的连接反转。反相器INV3用于同时开通或关断形成开关 SW1和SW2的N沟道薄膜晶体管和P沟道薄膜晶体管。相位比较电路部29是配置用于比较输入时钟CLK1的边缘相位与输 出时钟CLK2的边缘相位，并向电荷泵31输出上升或下降信号的电路部 分。电荷泵31配置为根据比较的结果产生偏置电压Vbias。
图6表示比较电路部29的配置的示例。相位比较电路部29包括D触 发器41，其采用输入时钟CLK1作为时钟信号；D触发器43，其采用输出 时钟CLK2作为时钟信号；以及与门，其配置为对D触发器41和43的输出 信号执行逻辑"与"，并产生D触发器41和43的复位信号。
通过此电路配置，先呈现高电平的时钟CLK所对应的D触发器的输出 信号先到达高电平，而当后呈现高电平的时钟CLK所对应的D触发器的输 出信号到达高电平时，D触发器41和43的输出信号Q1和Q2同时复位。
从而，上升或下降信号被输出从而与相位差对应。例如，在输入时 钟CLK1的相位超前于输出时钟CLK2的相位的情况下，对应于上升信号 的输出信号Q1在对应于相位差的时间段内呈现高电平。另一方面，在输 出时钟CLK2的相位超前于输入时钟CLK1的相位的情况下，对应于下降 信号的输出信号Q2在对应于相位差的时间段内呈现高电平。
在输入时钟CLK1的边缘相位与输出时钟CLK2的边缘相位基本相同 的情况下，相位比较电路部29致使D触发器41和43输出处于低电平的信号 Q1和Q2。
输入时钟CLK1的边缘相位与输出时钟CLK2的边缘相位基本相同的 情况包括输入时钟CLK1和输出时钟CLK2之间的相位差为(T的情况以 及输入时钟CLK1和输出时钟CLK2之间的相位差为180。的情况。于是， 在仅根据相位比较电路部29的输出信号Q1和Q2进行判断的情况下，假锁 定状态可能被错误地判定为锁定状态。
电荷泵31是配置为根据相位比较电路部29的输出信号Q1和Q2产生 压控延迟线路23的偏置电压Vbias (模拟电压)的电路部分。图7表示电 荷泵31的电路配置的示例。
以图7所示的电路配置，在输出信号Q1处于开状态而输出信号Q2处 于关状态的情况下，负载电容器被充电。于是，偏置电压Vbias增大。另 一方面，在输出信号Q1处于关状态而输出信号Q2处于开状态的情况下，负载电容器被放电。于是偏置电压Vbias减小。在两个输出信号Q1和Q2 都处于关状态的情况下，负载电容器维持原状。
假锁定检测部33是配置为检测输入时钟CLK1和输出时钟CLK2的假 锁定状态的电路部分。图8A和图8B表示假锁定检测部33的电路配置的示 例。图8A表示其中有门电路和逻辑电路51互相结合的假锁定检测部33的 电路配置的示例。图8B表示其中仅有门电路结合到一起的假锁定检测部 33的电路配置的示例。
图9表示假锁定检测部33的输入和输出之间的关系。如图9所示，在 输出信号Q1和Q2都处于低电平且输入时钟CLK1的信号电平不同于输出 时钟CLK2的信号电平的情况下，假锁定检测部33判定输入时钟CLK1和 输出时钟CLK2处于假锁定状态。在图9中，输入时钟CLK1和输出时钟 CLK2处于假锁定状态的情况由黑框圈示。
检测输出信号Q1和Q2是否处于低电平可由图8A或图8B中所示的或 非门完成。另外，检测输入时钟CLK1和输出时钟CLK2是否不同可由图 8A或图8B中所示的异或门完成。逻辑电路51所执行的逻辑操作和与门所 执行的操作相同。
在检测到假锁定状态的情况下，假锁定检测部33将假锁定检测信号 WNG设置为高电平。另一方面，在未检测到假锁定状态的情况下，假锁 定检测部33将假锁定检测信号WNG设置为低电平。
图10图示了由时钟信号生成电路11所执行的流程。如图10所示，时 钟信号生成电路ll重复执行该流程。
相位比较电路部29比较输入时钟CLK1的相位和输出时钟CLK2的相 位(步骤S1)。
根据从相位比较电路部29输出的输出信号Q1和Q2以及对输入时钟 CLK1的相位与输出时钟CLK2的相位进行比较的结果，假锁定检测部33 判断当前相位状态是否处于假锁定状态(步骤S2)。
若在步骤S2中的判断为"否"，则假锁定检测部33将相位反转/非反 转部25的输入与输出之间的关系设置为非反转。于是，已由压控延迟线路23调整过延迟量的输入时钟CLK1作为输出时钟CLK2从缓冲电路部27 输出(步骤S4)。
若在步骤S2中的判断为"是"，则假锁定检测部33将相位反转/非反 转部25的输入与输出之间的关系设置为反转(步骤S3)。于是，已由压控 延迟线路23调整过延迟量的输入时钟CLKl被相位反转/非反转部25反相 180°并作为输出时钟CLK2从缓冲电路部27输出(步骤S4)。
由于在假锁定状态中输入时钟CLK1与输出时钟CLK2之间的相位差 为180° ，通过相位反转/非反转部25的反相操作，输入时钟CLK1与输出 时钟CLK2之间的相位差调整为接近0。。
于是，即使在输入时钟CLK1与输出时钟CLK2的相位根据相位比较 电路部29的错误判断而被误锁定在假锁定状态的情况下，输入时钟CLK1 与输出时钟CLK2之间的相位差仍可在短时间内调整到接近0。。
具体地，在通过薄膜处理或印刷技术在本身为绝缘基板的玻璃基板3 上形成时钟信号生成电路ll的情况下，由于有源元件的载流子的移动能 力小，发生假锁定状态的概率增加。然而，通过提供检测假锁定状态的 功能以及对时钟相位进行反相的功能，仅需很短的时间便可达到锁定状 态。
第二实施例
在第二实施例中，将描述以数字方式控制形成于图2所示的显示面板 l上的时钟信号生成电路ll中的延迟量的情形。于是，除了时钟信号生成 电路，根据本实施例的显示面板的配置与图2中所示的相同。
图11表示根据本发明的实施例的时钟信号生成电路61的内部配置的 示例。在图11中，与图3中所示的部分相对应的部分用相同的附图标记表 示。时钟信号生成电路61包括缓冲电路部21、延迟线路63、相位反转/ 非反转部25、缓冲电路部27、相位比较电路部29、计数器65以及假锁定 检测部33。
图11中所示的时钟信号生成电路61的内部配置与图3中所示的时钟 信号生成电路ll的区别在于图11所示的延迟线路63中的延迟量以数字 方式控制且用计数器65控制该延迟量。图12表示延迟线路63的电路配置的示例。图12中所示的延迟线路63包括形成输入时钟CLK1的传递通道的 反相器电路。每个反相器电路设有负载电容器。
设有负载电容器的该反相器电路的配置与图3所示的压控延迟线路 23中的设有负载电容器的反相器电路的配置相同。然而，图12中所示的
延迟线路63的驱动方法不同于图3中所示的压控延迟线路23的驱动方法，
表现为图12所示的连接在反相器电路的输出级与负载电容器之间的一对
晶体管用作开关而被开通或关断。
也即，在延迟线路63的情况中，采用的驱动方法是通过增加连接 到单个反相器电路的输出端的负载电容器的数目来增加延迟量，通过减
少连接到单个反相器电路的输出端的负载电容器的数目来减少延迟量。 在这点上，该延迟线路63不同于模拟系统中用于统一增加或减少所有反 相器电路的延时的延迟线路。
计数器65是包括二进制计数器单元和译码单元的电路部分，其被配 置为根据计数器65所指示的值控制所连接的组成延迟线路63的负载电容 器的数目。在此实施例中，二进制计数单元的计数增量对应于输入时钟 CLK1和输出时钟CLK2之间的相位差。
图13表示计数器65的二进制计数器单元的配置的示例。图14表示计 数器65的译码单元的配置的示例。二进制计数器单元的计数值指示相位 差。译码单元输出"开"信号以用于开通将反相器电路的输出端连接至
负载电容器的一对晶体管，使得对应于计数值的个数的负载电容器连接 至对应的反相器电路的输出端。
译码单元还输出"关"信号以用于关闭将反相器电路的输出端连接 至负载电容器的一对晶体管，使得相应的多个负载电容器不连接其它反 相器电路的输出端。
更具体地，作为"开"信号，使N沟道晶体管的栅极置为高电平而且 使P沟道晶体管的栅极置为低电平。作为"关"信号，使N沟道晶体管的 栅极置为低电平而且使P沟道晶体管的栅极置为高电平。
明显地，在本实施例中，在检测到假锁定状态的情况下，延迟传输 通道中的时钟相位可在假锁定检测部33的控制下反转180。。因此，在延迟线路63中的延迟量以数字方式控制的情况下，时钟信号生成电路61在 短时间内便能启动锁定状态。
其它实施例
时钟信号生成电路11和时钟信号生成电路61各包括上述实施例中所 述的相位反转/非反转部25。然而，可实现与相位反转/非反转部25功能等 效而配置不同的电路。
例如，如图15所示的时钟信号生成电路71提供了与相位反转/非反转 部25等效的功能。在图15中，对应于图ll中所示的部分采用了相同附图 标记。g卩，时钟信号生成电路71是时钟信号生成电路的示例，其中采用 了以数字方式控制延迟量的方法。
在图15所示的时钟信号生成电路71中，对应于相位反转/非反转部25 的功能通过再更新计数器65的计数值来实现。即，收到假锁定检测报告 的计数器65将两个计数值相加，其中一个计数值是对应于180。的相位差 的设定计数值，另一个计数值是基于输入时钟CLK1与输出时钟CLK2之 间的相位差而更新过的计数值。
然后，计数器65提供"开"信号或"关"信号给延迟线路63，从而 对应于已再更新的计数值的个数的负载电容器连接至对应的反相器电 路。在未检测到假锁定期间，如在第二实施例中一样，计数器65提供"开" 信号或"关"信号给延迟线路63，从而与基于输入时钟CLK1与输出时钟 CLK2之间的相位差而更新过的计数值相对应的个数的负载电容器连被 接至对应的反相器电路。
通过图15所示的配置，将对应于180。相位差的设定计数值与基于输 入时钟CLK1和输出时钟CLK2之间的相位差而更新过的计数值再次相 加，这种功能与权利要求书中所述的"假锁定状态解除部"相对应。
在上述实施例中，在检测到假锁定的情况下，时钟相位被反转180。。 于是，可以一次将假锁定状态转换成锁定状态。
然而，只要假锁定状态下的相位关系可转换为可通过正常相位比较 操作而达到锁定状态的相位关系，在检测到假锁定状态的情况下的相位变化量就不必达到180。。例如，如果相位从假锁定状态改变90。或更多， 就可通过正常相位比较操作达到锁定状态。
在上述实施例中，使用多晶硅(无论高温或低温)、非晶硅或有机材 料并按照薄膜沉积技术或印刷技术，组成时钟信号生成电路的有源元件 直接在为绝缘基板的显示面板的表面上形成。
然而，其上形成有时钟信号生成电路的绝缘基板可以是安装在显示 面板上的绝缘基板。
上述实施例中所述的时钟信号生成电路不仅可形成于有机电致发光 (EL)板、等离子显示器、场致发射显示器或任何其它光发射显示面板 上，而且也可形成于液晶板或与其显示区相同的基板上。
上述时钟信号生成电路除了可设置在系统显示器中还可设置在电子 装置中。下面将描述该电子装置的示例。
图16表示包括显示面板的电子装置的系统配置的示例。电子装置81 包括显示面板83、系统控制器85以及时钟信号生成电路87。时钟信号生 成电路87可形成于显示面板83的基板上或其它的基板上。
系统控制器85是包括例如中央处理单元(CPU)的处理单元，其被 配置用于控制整个系统的运行。系统控制器85也包括对应于电子装置81 的使用的界面。
图17表示包括图像传感器件的电子装置(成像仪)的系统配置的示 例。电子装置91包括图像传感器件93、系统控制器95以及时钟信号生成 电路97。
时钟信号生成电路97是配置用于产生图像传感器件93的工作时钟的 电路。如在上述实施例中的，时钟信号生成电路97可形成于图像传感器 件93的基板上或形成于其它的基板上。
系统控制器95是包括例如CPU的处理单元，其被配置用于控制整个 系统的运行。系统控制器85也包括对应于电子装置81的使用的界面。图 像传感器件93可以是不包括系统控制器95的传感器件。下面将描述包括任何上述时钟信号生成电路的电子装置的外观的示 例。时钟信号生成电路包含于电子装置的壳体内的某部分中。
图18表示电视接收机101的外观的示例。电视接收机101配置为显示
面板105设置在前面板103之前。
图19A和图19B表示数码相机111的外观的示例。图19A表示数码相机 lll的前侧(目标侧)的外观的示例。图19B表示数码相机111的后侧(拍 摄者恻)的外观的示例。
数码相机111配置为保护盖113、图像传感镜头U5、显示面板117、 控制开关119、快门按钮121以及设置在数码相机111的壳体内的其它元件。
图20表示摄像机131的外观的示例。摄像机131的配置为用于感测物 体图像的图像传感镜头135设置于摄像机131的主体单元133之前，拍摄开 始/停止开关137设置于主本单元133的后面，而显示面板139设置于主体 单元133的侧面。
图21A和图21B表示翻盖手机的外观的示例。图21A表示手机141处于 展开状态的外观的示例。图21B表示手机141处于合上状态的外观的示例。
手机141包括上壳体143、下壳体145、连接部(在此例中为铰接部) 147、主显示面板149、副显示面板151、图片照明单元153以及图像传感 镜头155。副显示面板151、图片照明单元153以及图像传感镜头155设置 在下壳体145的表面上。
图22表示计算机的外观的示例。计算机161包括下壳体163、上壳体 165、键盘167以及显示面板169。
除了上述配置，时钟信号生成电路可设置于其它类型的诸如音频回 放装置、游戏机、电子书以及电子字典的电子装置中。
本领域技术人员应当理解，根据设计要求和其他因素，可以在所附 的权利要求或其等同原则的范围内进行各种修改、组合、子组合和改变。
权利要求
1. 一种延迟锁定环型的时钟信号生成电路，该电路包括延迟线路，其被配置用于延迟第一时钟信号以产生第二时钟信号；延迟量控制器，其被配置用于改变所述的延迟线路中的延迟量，以使得所述的第二时钟信号的相位同步于所述的第一时钟信号的相位；假锁定检测部，其被配置用于检测所述的第一时钟信号与第二时钟信号的假锁定状态；以及假锁定状态解除部，其被配置用于在检测到所述的假锁定状态时改变所述的延迟线路中的延迟量。
2. 根据权利要求1所述的时钟信号生成电路，其中在检测到所述的假锁定状态的情况下，所述的假锁定状态解除 部将所述的延迟线路中的时钟相位反转。
3. 根据权利要求l所述的时钟信号生成电路，其中在检测到所述的假锁定状态的情况下，所述的假锁定状态解除 部按照与设定值对应的量对所述延迟线路中的时钟相位进行移相。
4. 根据权利要求1至3的任一项所述的时钟信号生成电路， 其中所述的延迟线路、延迟量控制器、假锁定检测部以及假锁定状态解除部使用薄膜沉积技术和印刷技术之一形成于绝缘基板上。
5. —种显示面板模块，该模块包括 显示面板；延迟锁定环型的时钟信号生成电路，该电路包括延迟线路，其被 配置用于延迟第一时钟信号以产生第二时钟信号；延迟量控制器，其被 配置用于改变所述的延迟线路中的延迟量，以使得所述的第二时钟信号 的相位同步于所述的第一时钟信号的相位；假锁定检测部，其被配置用 于检测所述的第一时钟信号与第二时钟信号的假锁定状态；以及假锁定 状态解除部，其被配置用于在检测到所述的假锁定状态时改变所述的延 迟线路中的延迟量；以及驱动电路，其被配置用于根据所述的第二时钟信号驱动所述的显示 面板。
6. 根据权利要求5所述的显示面板模块， 其中该显示面板模块包括液晶板。
7. —种图像传感装置，该装置包括-图像传感器件；延迟锁定环型的时钟信号生成电路，该电路包括延迟线路，其被 配置用于延迟第一时钟信号以产生第二时钟信号；延迟量控制器，其被 配置用于改变所述的延迟线路中的延迟量，以使得所述的第二时钟信号 的相位同步于所述的第一时钟信号的相位；假锁定检测部，其被配置用 于检测所述的第一时钟信号与第二时钟信号的假锁定状态；以及假锁定 状态解除部，其被配置用于在检测到所述的假锁定状态时改变所述的延 迟线路中的延迟量；以及驱动电路，其被配置用于根据所述的第二时钟信号驱动所述的图像 传感器件。
8. —种电子装置，该装置包括延迟锁定环型的时钟信号生成电路，该电路包括延迟线路，其被 配置用于延迟第一时钟信号以产生第二时钟信号；延迟量控制器，其被 配置用于改变所述的延迟线路中的延迟量，以使得所述的第二时钟信号 的相位同步于所述的第一时钟信号的相位；假锁定检测部，其被配置用 于检测所述的第一时钟信号与第二时钟信号的假锁定状态；以及假锁定 状态解除部，其被配置用于在检测到所述的假锁定状态时改变所述的延 迟线路中的延迟量；系统控制器，其被配置用于控制整个系统的运行；以及 指令接收部，其被配置用于接收对所述系统控制器的指令。
全文摘要
一种延迟锁定环型的时钟信号生成电路，其包括延迟线路，其被配置为延迟第一时钟信号以生成第二时钟信号；延迟量控制器，其被配置为改变延迟线路中的延迟量，使得第二时钟信号的相位同步于第一时钟信号的相位；假锁定检测部，其被配置为检测第一时钟信号和第二时钟信号的假锁定状态；以及假锁定状态解除部，其被配置为在检测到假锁定状态的情况下改变延迟线路中的延迟量。
文档编号G06F1/06GK101414825SQ200810170249
公开日2009年4月22日 申请日期2008年10月16日 优先权日2007年10月16日
发明者千田满, 小出元, 水桥比吕志 申请人:索尼株式会社