用于多路上变频模块的10MHz时钟电路的制作方法
【专利摘要】本实用新型揭示了一种用于多路上变频模块的10MHz时钟电路，包括外部时钟电路、板载时钟电路、时钟选择电路、时钟驱动电路。时钟选择电路的输入端分别连接外部时钟电路和板载时钟电路的输出端，其输出端连接所述时钟驱动电路的输入端。时钟驱动电路包括一个10MHz的输入端和四个10MHz的输出端。采用了本实用新型的技术方案，能够将1路10MHz时钟信号分为4路10MHz的时钟信号时不造成时钟抖动，并且不降低时钟信号幅度。
【专利说明】用于多路上变频模块的10MHz时钟电路
【技术领域】
[0001]本实用新型涉及一种时钟电路，更具体地说，涉及一种用于多路上变频模块的IOMHz时钟电路。
【背景技术】
[0002]数字电视地面传输标准(GB20600-2006)是现有的广播电视地面传输国标，目前采用的是单输入单输出的调制器。因此，其调制器中频板具有专门提供IOMHz时钟信号的晶振或外部时钟源，将高精度的IOMHz时钟提供给调制器中频板上的上变频模块。然而，目前单输入单输出的调制器已经难以跟上最新的地面传输技术的发展水平，今后的地面传输技术将着力于多输入多输出(MMO)技术。
[0003]因此，为了适应MMO技术，需要将单输入单输出的调制器中频板改造成多输入多输出的调制器中频板。然而，虽然现有的调制器中频板上具有IOMHz的时钟信号，但由于IOMHz时钟需要同时给多个(例如4个)上变频模块提供高精度的时钟，如果直接与4个上变频模块相连，会造成时钟抖动很大，且时钟信号的幅度降低。
实用新型内容
[0004]本实用新型的目的旨在提供一种用于多路上变频模块的IOMHz时钟电路，来解决现有技术中用于数字地面传输标准的调制器中频板上只有I路IOMHz时钟，且不能直接分为多路的问题。
[0005]依据上述目的，实施本实用新型的一种用于多路上变频模块的IOMHz时钟电路，包括外部时钟电路、板载时钟电路、时钟选择电路、时钟驱动电路。时钟选择电路的输入端分别连接外部时钟电路和板载时钟电路的输出端，其输出端连接所述时钟驱动电路的输入端。时钟驱动电路包括一个IOMHz的输入端(REF)和四个IOMHz的输出端。
[0006]优选的，外部时钟电路包括一个用于连接外部时钟源的SMA接头，SMA接头连接一电容(C594)，电容(C594)连接输出端(EXT_10MHz)。
[0007]优选的，板载时钟电路包括有源晶振，有源晶振包括参考电压端(V_REF)、控制电压端(V_CTRL)、输出端(F_0UT )。其中，参考电压端(V_REF)连接电容(C588 )和电阻(R322 )，控制电压端(V_CRTL)连接电阻(R322)以形成分压，输出端(F_0UT)连接板载时钟电路的输出端(CLK_10MHz)。
[0008]优选的，时钟选择电路包括时钟复用芯片，时钟复用芯片包括输入端(INA)、输入端(INB)、输出端(CLK1)、输出端(CLK2)、控制端(Ν0_ΙΝΑ)、控制端(Ν0_ΙΝΒ)和控制端(SELB)。其中，输入端(INA)连接输出端(EXT_10MHz)，输入端(INB)连接输出端(CLK_10MHz)，输出端(CLKl)连接电阻(R328)，电阻(R328)连接时钟选择电路的输出端(M0D_CLK)。
[0009]优选的，时钟驱动电路包括时钟缓冲芯片，时钟缓冲芯片包括输入端(REF)、输出端(CLK1)、输出端(CLK2)、输出端(CLK3)、输出端(CLK4)。其中，输入端(REF)连接输出端(MOD_CLK)，输出端(CLK1)、输出端(CLK2)、输出端(CLK3)、输出端(CLK4)分别连接时钟驱动电路的四个IOMHz的输出端。
[0010]优选的，用于多路上变频模块的IOMHz时钟电路还包括ARM模块，ARM模块的输入端连接控制端(Ν0_ΙΝΑ)、控制端(N0_INB)，ARM模块的输出端连接控制端(SELB)。
[0011]采用了本实用新型的技术方案，能够将I路IOMHz时钟信号分为4路IOMHz的时钟信号时不造成时钟抖动，并且不降低时钟信号幅度。
【专利附图】
【附图说明】
[0012]在本实用新型中，相同的附图标记始终表示相同的特征，其中:
[0013]图1是调制器中频板的结构框图；
[0014]图2是用于多路上变频模块的IOMHz时钟电路的结构框图；
[0015]图3是图2中外部时钟电路的电路图；
[0016]图4是图2中板载时钟电路的电路图；
[0017]图5是图2中时钟选择电路的电路图；
[0018]图6是图2中时钟驱动电路的电路图。
【具体实施方式】
[0019]下面结合附图和实施例进一步说明本实用新型的技术方案。
[0020]参照图1所示的调制器中频板，其可以4路中频输出的功能，属于数字信号处理【技术领域】。该中频板主要包括电源模块、FPGA、ARM (型号为STM32F103)、时钟模块和上变频模块。其中，电源模块主要用于板上各功能模块(包括外部时钟电路、板载时钟电路、时钟选择电路、时钟驱动电路等)提供工作电源，整板所需电源包括:5V、3.3V、3.0V、2.5V、1.5V和
0.9V，而FPGA作为算法实现单元。时钟模块是时钟产生单元，产生10MHZ高精度、高稳定性的时钟，作为整个系统的主时钟。ARM是整板的控制芯片，实现对外设的选择控制。上变频模块将中频信号上变频到射频信号后输出。
[0021]进一步参照图2所述的用于多路上变频模块的IOMHz时钟电路框图，其表示的是图1中IOMHz时钟的具体结构及其连接关系。IOMHz的时钟电路主要包括外部时钟电路、板载时钟电路、时钟选择电路、时钟驱动电路。
[0022]如图2所示，整个调制器中频板的IOMHz时钟可以由板载时钟电路，即以恒温型有源晶振(0CX0, Oven Controlled Crystal Oscillator)为核心的电路提供,也可以选择外部时钟电路输入。板载时钟电路和外部时钟电路的切换可由时钟选择电路实现。时钟选择电路的输入端分别连接外部时钟电路和板载时钟电路的输出端，其输出端连接时钟驱动电路的输入端，而时钟驱动电路包括一个IOMHz的输入端(REF)和四个IOMHz的输出端，通过时钟驱动电路的设置既可保证时钟的驱动能力，又不影响IOMHz的时钟性能。时钟的切换功能通过ARM芯片控制，同时时钟选择电路将时钟输入的状态信息反馈给ARM。
[0023]下面通过图3?图6所示来说明外部时钟电路、板载时钟电路、时钟选择电路和时钟驱动电路的具体电路结构。
[0024]参照图3，外部时钟电路包括一个用于连接外部时钟源的SMA (Sub Miniature A)接头、电容C594、C593,电阻R333、R334、电源CLK_5V，以及一个输出端EXT_10MHz。如图3所示，SMA接头连接电容C594，电容C594连接输出端EXT_10MHz，电源CLK_5V连接电阻R333和电容C593，电阻R333、R334连接输出端EXT_10MHz。
[0025]参照图4，板载时钟电路包括有源晶振0CX0、电容C588、电阻R322、R323、电源CLK_5V以及一个输出端CLK_10MHz。有源晶振OCXO具有参考电压端V_REF、控制电压端V_CTRL、输出端F_0UT、电源端VCC。其中，参考电压端V_REF分别连接电容C588和电阻R322，控制电压端V_CRTL连接电阻R322以形成分压，输出端F_0UT连接电阻R323，电阻R323连接输出端CLK_10MHz。
[0026]参照图5，时钟选择电路包括时钟复用芯片ICS (型号为ICS5580-01)，电阻R324、R325、R326、R327、R328、R413，电感 L62、电容 C589、C590，输出端 N0_EXT_10MHz、N0_10MHz、M0D_CLK、PLL_10MHz、FPGA_10MHz_N、FPGA_10MHz_P,输入端 CLK_SEL，电源 PLL_3V3_C、CLK_5V。其中，时钟复用芯片ICS具有输入端INA、输入端INB、输出端CLK1、输出端CLK2、电源端VDD1、VDDC、延时端DIV、控制端Ν0_ΙΝΑ、控制端Ν0_ΙΝΒ和控制端SELB。
[0027]如图5所示，电源CLK_5V连接电容C589和电感L62，电源端VDDI连接电感L62和电容C590，电源端VDDC连接电源PLL_3V3_C。输入端INA连接输出端EXT_10MHz，输入端INB连接输出端CLK_10MHz。输出端CLKl连接电阻R328，电阻R328连接输出端M0D_CLK，输出端CLK2连接电阻R326，电阻R326连接输出端PLL_10MHz，该端口用以向锁相环PLUPhaseLocked Loop)提供IOMHz时钟信号。另一方面，输出端PLL_10MHz进一步连接电阻R327和电阻R413，并且电阻R327连接输出端FPGA_10MHz_N，电阻R413连接输出端FPGA_10MHz_P，这两个端口用以向FPGA模块提供IOMHz的时钟信号。延时端DIV连接电阻R325后再接地。
[0028]时钟选择电路通过控制端SELB和输出端N0_EXT_10MHz、N0_10MHz与ARM模块相连接，其中时钟复用芯片的控制端Ν0_ΙΝΑ连接输出端N0_EXT_10MHz、控制端Ν0_ΙΝΒ连接输出端N0_10MHz，这两个端口用以向ARM模块传输时钟信号。控制端SELB连接电阻R324，电阻R324连接输入端CLK_SEL，该端口用以从ARM模块接收选择外部时钟电路还是板载时钟电路的信号。
[0029]参照图6，时钟驱动电路包括时钟缓冲芯片(型号为CY2305C)、电源PLL_3V3_M0D，输出端 M0D_10MHz_A、M0D_10MHz_B、M0D_10MHz_C、M0D_10MHz_D,电容 C612、C613、C614、C615、C656，电阻R406、R407、R408、R409。其中，时钟缓冲芯片具有输入端REF、电源端VDD，输出端 CLK1、CLK2、CLK3、CLK4、CLK_0UT。
[0030]如图6所示，输入端REF连接输出端M0D_CLK，电源端VDD连接电源PLL_3V3_MOD。输出端CLK_0UT连接电容C656，输出端CLKl连接电阻R408，电阻R408连接输出端M0D_10MHz_D和电容C615，输出端CLK2连接电阻R409，电阻R409连接输出端M0D_10MHz_C和电容C614，输出端CLK3连接电阻R407，电阻R407连接输出端M0D_10MHz_A和电容C613，输出端CLK4连接电阻R406，电阻R406连接输出端M0D_10MHz_B和电容C612。输出端 M0D_10MHz_A、M0D_10MHz_B、M0D_10MHz_C、M0D_10MHz_D 分别连接上变频模块 I ?4。
[0031]所属领域的技术人员应当认识到，以上的说明书仅是本实用新型众多实施例中的一种或几种实施方式，而并非用对本实用新型的限定。任何对于以上所述实施例的均等变化、变型以及等同替代等技术方案，只要符合本实用新型的实质精神范围，都将落在本实用新型的权利要求书所保护的范围内。
【权利要求】
1.一种用于多路上变频模块的IOMHZ时钟电路，其特征在于，包括: 外部时钟电路、板载时钟电路、时钟选择电路、时钟驱动电路； 所述时钟选择电路的输入端分别连接外部时钟电路和板载时钟电路的输出端，其输出端连接所述时钟驱动电路的输入端；所述时钟驱动电路包括一个IOMHz的输入端和四个IOMHz的输出端。
2.如权利要求1所述的用于多路上变频模块的IOMHz时钟电路，其特征在于，所述外部时钟电路包括一个用于连接外部时钟源的SMA接头，所述SMA接头连接第一电容(C594)，所述第一电容(C594)连接所述外部时钟电路的输出端(EXT_10MHz)。
3.如权利要求1所述的用于多路上变频模块的IOMHz时钟电路，其特征在于，所述板载时钟电路包括有源晶振，所述有源晶振包括参考电压端(V_REF)、控制电压端(V_CTRL)、所述有源晶振的输出端(F_OUT)； 其中，参考电压端(V_REF)连接第二电容(C588)和第一电阻(R322)，控制电压端(V_CRTL)连接所述第一电阻(R322)以形成分压，所述有源晶振的输出端(F_OUT)连接板载时钟电路的输出端(CLK_10MHz)。
4.如权利要求2或3所述的用于多路上变频模块的IOMHz时钟电路，其特征在于，所述时钟选择电路包括时钟复用芯片，所述时钟复用芯片包括第一输入端(INA)、第二输入端(INB)、第一输出端(CLKl)、第二输出端(CLK2)、第一控制端(NO_INA)、第二控制端(NO_INB)和第三控制端(SELB)； 其中，第一输入端(INA)连接外部时钟电路的输出端(EXT_10MHz)，第二输入端(INB)连接板载时钟电路的输出端(CLK_10MHz)，第一输出端(CLKl)连接第二电阻(R328)，所述第二电阻(R328)连接时钟选择电路的输出端(MOD_CLK)。
5.如权利要求4所述的用于多路上变频模块的IOMHz时钟电路，其特征在于，所述时钟驱动电路包括时钟缓冲芯片，所述时钟缓冲芯片包括输入端(REF)、第一输出端(CLKl)、第二输出端(CLK2)、第三输出端(CLK3)、第四输出端(CLK4)； 其中，输入端(REF)连接时钟选择电路的输出端(MOD_CLK)，第一输出端(CLKl)、第二输出端(CLK2)、第三输出端(CLK3)、第四输出端(CLK4)分别连接时钟驱动电路的四个IOMHz的输出端。
6.如权利要求4所述的用于多路上变频模块的IOMHz时钟电路，其特征在于，所述用于多路上变频模块的IOMHz时钟电路还包括ARM模块，ARM模块的输入端连接第一控制端(NO_INA)、第二控制端(NO_INB)，ARM模块的输出端连接第三控制端(SELB)。
【文档编号】H03D7/16GK203800889SQ201420059964
【公开日】2014年8月27日 申请日期:2014年2月10日 优先权日:2014年2月10日
【发明者】张文军, 管云峰, 何大治, 李虎, 赵善坤 申请人:上海数字电视国家工程研究中心有限公司