专利名称：动态时钟控制模块及基于该模块的面向多媒体感知网络SoC的动态时钟控制系统的制作方法
技术领域：
本发明涉及一种动态时钟控制模块及基于该模块的面向多媒体感知网络SoC的动态时钟控制系统。
背景技术：
作为无线传感器网络的一个分支，多媒体感知网络同样需要在能量受限的节点上实现。与传统的无线感知节点相同，多媒体感知节点也由三个基本模块组成数据采集模块、数据处理模块和数据传输模块。由于节点的部署环境的特殊性和更换供电电池的成本，不可能在短期内经常更换节点的电池或者给节点充电，因此就需要尽可能地降低无线感知节点的能量消耗。
传统的无线感知节点所采集的环境信息一般都是简单的温度、湿度、光照等一维的数据，与数据传输和处理相比传感器采集环境信息所消耗的能量往往很小，常常可以忽略掉采集数据所消耗的能量，所以传统的无线感知网络的低功耗设计上主要集中在优化网络拓扑结构以降低数据传输的功耗。与传统的感知节点不同的是，多媒体感知节点采集的是图像和声音等信息量大的流媒体数据，需要长时间地对外部的声音图像信号采样，并经过A/D转化成数字信号，因此对于多媒体感知节点，数据采集的能量消耗与数据传输的能量消耗近似，甚至超过数据传输所消耗的能量。传统的传感器感知节点的设计没有考虑到数据采集的能量消耗的问题，不能够直接将传统的无线感知节点平台转嫁到多媒体感知网络上面。
发明内容
本发明是为了实现对音视频采集的时钟实现简单、可靠、灵活的控制，并且在保证多媒体感知节点性能的同时有效降低系统的功耗，从而提供一种动态时钟控制模块及基于该模块的面向多媒体感知网络SoC的动态时钟控制系统。动态时钟控制模块，它包括时钟选择模块I、时钟分频模块和时钟门控模块；所述时钟分频模块由一号音频输入子模块21、一号视频输入子模块22、一号SDRAM子模块23、一号AHB总线子模块24和一号APB总线子模块25组成；时钟门控模块由二号音频输入子模块31、二号视频输入子模块32、二号SDRAM子模块33、二号AHB总线子模块34和二号APB总线子模块35组成；时钟选择模块I用于对时钟源进行选择，并将选定的时钟源分别输出给一号音频输入子模块21、一号视频输入子模块22、一号SDRAM子模块23、一号AHB总线子模块24、一号APB总线子模块25 ；—号音频输入子模块21用于根据收到的时钟源产生系统所需的音频时钟，以及将产生的音频时钟输出给二号音频输入子模块31 ；一号视频输入子模块22用于根据收到的时钟源产生系统所需的视频时钟，以及将产生的视频时钟输出给二号视频输入子模块32 ；一号SDRAM子模块23用于根据收到的时钟源产生系统所需的SDRAM时钟，以及将产生的SDRAM时钟输出给二号SDRAM子模块33 ；一号AHB总线子模块24用于根据收到的时钟源产生系统所需的AHB总线时钟，以及将产生的AHB总线时钟输出给二号AHB总线子模块34 ；一号APB总线子模块25用于根据收到的时钟源产生系统所需的APB总线时钟，以及将产生的APB总线时钟输出给二号APB总线子模块35 ；二号音频输入子模块31用于根据一号音频输入子模块21送入的音频时钟信号对音频信号进行输出；二号视频输入子模块32用于根据一号视频输入子模块22送入的视频时钟信号对 视频信号进行输出；二号SDRAM子模块33用于根据一号SDRAM子模块23送入的SDRAM时钟信号对SDRAM信号进行输出；二号AHB总线子模块34用于根据一号AHB总线子模块24送入的AHB总线时钟信号向外部提供AHB总线信号；二号APB总线子模块35用于根据一号APB总线子模块25送入的APB总线时钟信号向外部提供APB总线信号。时钟源为通过PLL锁相环I获得的时钟。它还包括PLL配置寄存器4、控制寄存器5、分频寄存器6和控制寄存器7 ；所述PLL配置寄存器4用于对PLL锁相环I进行时钟配置；控制寄存器5用于与时钟选择模块I进行寄存器信号交互；分频寄存器6用于与时钟分频模块进行寄存器信号交互；控制寄存器7用于与时钟门控模块进行寄存器信号交互。基于上述模块的面向多媒体感知网络SoC的动态时钟控制系统，它包括音频输入接口 7、视频输入接口 8、存储器控制器9、AHB-APB桥10、DSU调试单元11、LE0N3处理器12、GPIO 接口 13、APB UART14,12C 接口 15 和 SPI 接口 16 ;音频输入接口 7用于接收动态时钟控制模块发出的音频信号；视频输入接口 8用于接收动态时钟控制模块发出的视频信号；存储器控制器9用于接收动态时钟控制模块发出的SDRAM信号；所述存储器控制器9的控制信号输出或输入端与LE0N3处理器12的控制信号输入或输出端连接；AHB-APB桥10和DSU调试单元11均挂接在AHB总线上；GPIO 接口 13、APB UART14、I2C 接口 15 和 SPI 接口 16 均挂接在 APB 总线上。它还包括中断控制器10，所述中断控制器10挂接在APB总线上。它还包括定时器11，所述定时器11挂接在APB总线上。本发明的模块实现了对音视频采集的时钟实现简单、可靠、灵活控制，应用该模块的动态时钟控制在保证多媒体感知节点性能的同时有效降低系统的功耗。本发明尤其适用于多媒体感知网络SoC的动态时钟控制。
图I是本发明的动态时钟控制系统的结构示意图；图2是多媒体感知网络的多媒体感知节点结构和接口示意图；图3是具体实施方式
二中所述的CMOS电路功耗原理示意图；图4是具体实施方式
二中的PLL初始化流程图；图5是具体实施方式
二中的音视频时钟设置流程图；图6是具体实施方式
二中的系统状态示意图。
具体实施例方式具体实施方式
一、动态时钟控制模块，它包括时钟选择模块I、时钟分频模块和时钟门控模块；所述时钟分频模块由一号音频输入子模块21、一号视频输入子模块22、一号SDRAM子模块23、一号AHB总线子模块24和一号APB总线子模块25组成；时钟门控模块由二号音频输入子模块31、二号视频输入子模块32、二号SDRAM子模块33、二号AHB总线子模块34和二号APB总线子模块35组成；时钟选择模块I用于对时钟源进行选择，并将选定的时钟源分别输出给一号音频 输入子模块21、一号视频输入子模块22、一号SDRAM子模块23、一号AHB总线子模块24、一号APB总线子模块25 ；一号音频输入子模块21用于根据收到的时钟源产生系统所需的音频时钟，以及将产生的音频时钟输出给二号音频输入子模块31 ；一号视频输入子模块22用于根据收到的时钟源产生系统所需的视频时钟，以及将产生的视频时钟输出给二号视频输入子模块32 ；一号SDRAM子模块23用于根据收到的时钟源产生系统所需的SDRAM时钟，以及将产生的SDRAM时钟输出给二号SDRAM子模块33 ；一号AHB总线子模块24用于根据收到的时钟源产生系统所需的AHB总线时钟，以及将产生的AHB总线时钟输出给二号AHB总线子模块34 ；一号APB总线子模块25用于根据收到的时钟源产生系统所需的APB总线时钟，以及将产生的APB总线时钟输出给二号APB总线子模块35 ；二号音频输入子模块31用于根据一号音频输入子模块21送入的音频时钟信号对音频信号进行输出；二号视频输入子模块32用于根据一号视频输入子模块22送入的视频时钟信号对视频信号进行输出；二号SDRAM子模块33用于根据一号SDRAM子模块23送入的SDRAM时钟信号对SDRAM信号进行输出；二号AHB总线子模块34用于根据一号AHB总线子模块24送入的AHB总线时钟信号向外部提供AHB总线信号；二号APB总线子模块35用于根据一号APB总线子模块25送入的APB总线时钟信号向外部提供APB总线信号。时钟源为通过PLL锁相环I获得的时钟。它还包括PLL配置寄存器4、控制寄存器5、分频寄存器6和控制寄存器7 ；所述PLL配置寄存器4用于对PLL锁相环I进行时钟配置；控制寄存器5用于与时钟选择模块I进行寄存器信号交互；分频寄存器6用于与时钟分频模块进行寄存器信号交互；
控制寄存器7用于与时钟门控模块进行寄存器信号交互。APB 总线 -Advanced Peripheral Bus ；AHB 总线Advanced High performance Bus。
具体实施方式
二、结合图I说明本具体实施方式
，基于具体实施方式
一的面向多媒体感知网络SoC的动态时钟控制系统，它包括音频输入接口 7、视频输入接口 8、存储器控制器 9、AHB-APB 桥 10、DSU 调试单元 11、LE0N3 处理器 12、GPIO 接口 13、APB UART14, I2C接口 15 和 SPI 接口 16 ；音频输入接口 7用于接收动态时钟控制模块发出的音频信号；视频输入接口 8用于接收动态时钟控制模块发出的视频信号；存储器控制器9用于接收动态时钟控制模块发出的SDRAM信号；所述存储器控制 器9的控制信号输出或输入端与LE0N3处理器12的控制信号输入或输出端连接；AHB-APB桥10和DSU调试单元11均挂接在AHB总线上；GPIO 接口 13、APB UART14、I2C 接口 15 和 SPI 接口 16 均挂接在 APB 总线上。它还包括中断控制器10，所述中断控制器10挂接在APB总线上。它还包括定时器11，所述定时器11挂接在APB总线上。面向多媒体感知网络的SoC芯片主要完成多媒体声音和图像信息的采集、处理和传输。本发明中多媒体感知节点的结构和接口框图如图2所示，其中数据采集部分包含音频和视频控制接口，音频控制接口通过I2S总线与音频采集电路进行数据传输；视频接口则包含与摄像头通讯的时钟、数据和控制总线。数据传输部分主要是一个SPI总线接口，与
2.4GHz的无线通讯模块进行数据传输。数据处理部分由LE0N3软核处理器来完成。此外系统还包含由SDRAM和Flash组成的数据存储单元。如图3所示(图中:标记Gate的含义为门；标记Subthreshold的含义为阈；)，CMOS电路功耗主要由3部分组成电容充放电引发的动态功耗，结反偏电流引起的功耗和短路电流引起的功耗。其中动态功耗占的比重最大，约占总功耗的90%以上，其计算公式见公式(I):P=aXCXV2ddXf (I)式中a为节点的翻转概率，C为节点电容，Vdd为工作电压，f为时钟频率。时钟门控(gated clocking)不仅降低了时钟功耗,还减小了节点的翻转概率。各个模块和寄存器的工作流程和作用如下时钟选择模块I :出于对于系统的性能和功耗的综合考虑，系统可以选择使用频率较低的外部晶振的时钟，也可以通过设置锁相环(PLL)来获得较高的时钟频率。该模块通过读取控制寄存器上关于时钟源的选择位，如果该位是1，则使用外部晶振的时钟作为系统输入时钟，如果是0则使用PLL时钟。PLL的输出时钟可以通过PLL配置寄存器进行设定，从而改变系统的输入时钟。时钟分频模块该模块可以产生多媒体感知节点采集数据的时钟和系统总线的工作时钟。对于时钟分频模块内的每个子模块，都有一个分频寄存器与之相对应，每个寄存器都可以设置一个16位的分频系数，通过这个分频系数对应的模块就可以将模块I输出的系统时钟进行分频，获得模块所需要的时钟。对于多媒体感知节点，这个模块可以提供更细粒度的时钟控制，每个子模块都可以单独设置分频系数，对于系统的时钟配置提供了更大的灵活度。时钟门控模块考虑到多媒体感知节点和传统的无线感知节点的不同特点，需要对数据采集的时钟按照应用的需要开启和关闭。该模块可以单独控制音频输入时钟3. I、视频输入时钟3. 2、SDRAM同步时钟和AHB时钟的使能，而APB总线上的外设不涉及到数据采集的工作，同时对于系统的功耗消耗不是很大，所以上面的时钟一直是使能的。对于模块3内部的所有子模块时钟控制寄存器上都有一位与之相对应，如果该位是1，则使能对应的时钟输出。反之如果是0，则禁用对应的时钟。此外，时钟分频模块中的AHB总线和APB总线子模块可以设置对应总线的时钟，这样可以在系统负载相对小的情况下动态调节AHB总线的时钟速率，降低系统的功耗而不会影响系统的性能。接下来通过具体的实例来描述本发明的工作过程复位初始化当多媒体感知节点上电之后，时钟发生和控制模块开始工作，首先需 要复位初始化PLL模块7，通过设置PLL配置寄存器6来完成PLL的初始化流程，具体流程图见图4。PLL初始化之后，通过时钟源选择模块将系统的输入时钟切换到PLL时钟。模块复位后AHB总线时钟2. 4和APB总线时钟2. 5的值都是50M，AHB总线时钟默认是打开的，由于系统程序运行在SDRAM中，所以SDRAM的同步时钟默认也是使能的。产生音视频数据采集所需要的时钟对于音视频数据采集所需要的时钟，本发明在模块2中通过对应的子模块2. I和2. 2来配置，这样将采集时钟统一管理简化了时钟设置的难度，对音频和视频提供了精确控制。通过将系统的输入时钟分频得到对应的音视频所需要的时钟，分频系数由对应的分频寄存器读取。具体的时钟设置流程见图5。根据感知节点当前的任务来设置时钟的使能根据多媒体感知网络的功耗消耗的特点，系统的功耗主要消耗在音视频数据的采集上，对音视频时钟进行控制可以很大程度降低系统的功耗。发明背景中已经介绍过，无线感知节点主要执行三种类型的任务，分别是数据采集、数据处理和数据传输。根据任务的不同将系统分为4个状态，空闲状态、采集状态、处理状态与传输状态。系统在空闲状态下不进行任何操作，这时音视频采集的时钟关闭，系统运行在低速模式下。当任务切换到数据采集的时候，系统的状态变为采集状态，此时音视频采集的时钟开启，开始数据采集。当数据采集结束后系统切换到数据处理状态，可以将AHB总线的速率设置为高速，以增加数据处理的速度，提高系统的性能。数据处理完毕后系统进入传输状态，此时射频模块开始工作，进行数据传输。当传输结束后系统又回到空闲状态，此时关闭音视频采集的时钟，将AHB总线频率设置为低速。系统的状态转移如附图6所示。本发明通过针对于多媒体感知节点的时钟发生和控制的设计，对音视频采集的时钟进行精确控制，通过软件调度和硬件门控时钟的设计有效地降低了系统的功耗，而不会影响系统的性能。
权利要求
1.动态时钟控制模块，其特征是它包括时钟选择模块(I)、时钟分频模块和时钟门控模块；所述时钟分频模块由一号音频输入子模块(21)、一号视频输入子模块(22)、一号SDRAM子模块(23)、一号AHB总线子模块(24)和一号APB总线子模块(25)组成；时钟门控模块由二号音频输入子模块(31)、二号视频输入子模块(32)、二号SDRAM子模块(33)、二号AHB总线子模块(34)和二号APB总线子模块(35)组成； 时钟选择模块(I)用于对时钟源进行选择，并将选定的时钟源分别输出给一号音频输入子模块(21)、一号视频输入子模块(22)、一号SDRAM子模块(23)、一号AHB总线子模块(24)、一号APB总线子模块(25)； 一号音频输入子模块(21)用于根据收到的时钟源产生系统所需的音频时钟，以及将产生的音频时钟输出给二号音频输入子模块(31)； 一号视频输入子模块(22)用于根据收到的时钟源产生系统所需的视频时钟，以及将产生的视频时钟输出给二号视频输入子模块(32)； 一号SDRAM子模块(23)用于根据收到的时钟源产生系统所需的SDRAM时钟，以及将产生的SDRAM时钟输出给二号SDRAM子模块(33)； 一号AHB总线子模块(24)用于根据收到的时钟源产生系统所需的AHB总线时钟，以及将产生的AHB总线时钟输出给二号AHB总线子模块(34)； 一号APB总线子模块(25)用于根据收到的时钟源产生系统所需的APB总线时钟，以及将产生的APB总线时钟输出给二号APB总线子模块(35)； 二号音频输入子模块(31)用于根据一号音频输入子模块(21)送入的音频时钟信号对音频信号进行输出； 二号视频输入子模块(32)用于根据一号视频输入子模块(22)送入的视频时钟信号对视频信号进行输出； 二号SDRAM子模块(33)用于根据一号SDRAM子模块(23)送入的SDRAM时钟信号对SDRAM信号进行输出； 二号AHB总线子模块(34)用于根据一号AHB总线子模块(24)送入的AHB总线时钟信号向外部提供AHB总线信号； 二号APB总线子模块(35)用于根据一号APB总线子模块(25)送入的APB总线时钟信号向外部提供APB总线信号。
2.根据权利要求I所述的动态时钟控制模块，其特征在于时钟源为通过PLL锁相环(I)获得的时钟。
3.根据权利要求2所述的动态时钟控制模块，其特征在于它还包括PLL配置寄存器(4)、控制寄存器(5)、分频寄存器(6)和控制寄存器(70)； 所述PLL配置寄存器(4)用于对PLL锁相环(I)进行时钟配置； 控制寄存器(5)用于与时钟选择模块(I)进行寄存器信号交互； 分频寄存器(6)用于与时钟分频模块进行寄存器信号交互； 控制寄存器(7 )用于与时钟门控模块进行寄存器信号交互。
4.基于权利要求I的面向多媒体感知网络SoC的动态时钟控制系统，基特征是它包括音频输入接口( 7 )、视频输入接口( 8 )、存储器控制器(9 )、AHB-APB桥(10 )、DSU调试单元(II)、LE0N3处理器(12)、GPI0 接口(13)、APB UART (14)、I2C 接口(15)和 SPI 接口(16)；音频输入接口(7)用于接收动态时钟控制模块发出的音频信号； 视频输入接口(8)用于接收动态时钟控制模块发出的视频信号； 存储器控制器(9)用于接收动态时钟控制模块发出的SDRAM信号；所述存储器控制器(9)的控制信号输出或输入端与LE0N3处理器(12)的控制信号输入或输出端连接； AHB-APB桥(10)和DSU调试单元(11)均挂接在AHB总线上； GPIO 接口(13)、APB UART (14)、I2C 接口( 15)和 SPI 接口( 16)均挂接在 APB 总线上。
5.根据权利要求4所述的面向多媒体感知网络SoC的动态时钟控制系统，基特征在于它还包括中断控制器(10)，所述中断控制器(10)挂接在APB总线上。
6.根据权利要求4所述的面向多媒体感知网络SoC的动态时钟控制系统，基特征在于它还包括定时器(11 )，所述定时器(11)挂接在APB总线上。
全文摘要
动态时钟控制模块及基于该模块的面向多媒体感知网络SoC的动态时钟控制系统，涉及一种动态时钟控制模块及基于该模块的面向多媒体感知网络SoC的动态时钟控制系统。它是为了实现对音视频采集的时钟实现简单、可靠、灵活的控制，并且在保证多媒体感知节点性能的同时有效降低系统的功耗。本发明通过针对于多媒体感知节点的时钟发生和控制的设计，对音视频采集的时钟进行精确控制，通过软件调度和硬件门控时钟的设计有效地降低了系统的功耗，而不会影响系统的性能。本发明适用于面向多媒体感知网络SoC的动态时钟控制。
文档编号G06F1/04GK102830749SQ20121032317
公开日2012年12月19日 申请日期2012年9月4日 优先权日2012年9月4日
发明者王玲, 马向荣, 梁爽 申请人:哈尔滨工业大学