专利名称：一种flash/eeprom的仿真方法
技术领域：
本发明涉及智能卡芯片仿真技术领域。
背景技术：
在智能卡芯片仿真器中，会涉及到FLASH/EEPROM模块的仿真， 1.通常在芯片实现之前需要仿真器实现，而此时还没有FLASH/EEPROM的实现形
式，特别是作为嵌入式的FLASH/EEPROM模块。 2.从仿真器的兼容性考虑，FLASH/EEPROM的封装形式、管脚排列各种各样，不易 在同一块PCB上装配实现。 本发明提出的一种采用NVRAM加逻辑电路的方式来仿真FLASH/EEPROM的方法可 以解决此类问题。
发明内容
本发明采用NVRAM掉电数据不丢失的功能，仿真FLASH/EEPROM的数据不挥发特 性；采用FPGA逻辑和NVRAM结合的方式实现FLASH/EEPROM的仿真，通过逻辑方式，仿真 FLASH/EEPROM的各种状态，如擦除、编程、写页缓存区、读出数据等，并且计数器定时的方 式，构造FLASH/EEPROM的控制信号的时序；在擦除操作时，强制将"1 "写入NVRAM，在编程操 作时，通过逻辑算法，即利用数据"与"的功能，在写入数据到NVRAM的时候，先将NVRAM内 的数据读出来，与要写入的数据做"与"操作，其结果做为真正写入NVRAM的数据，当NVRAM 内部的数据为"0 "时，"与"操作后的数据恒为"0 "，保证写入的数据为"0 "，只有在NVRAM中 的数据为"l"时，"与"操作后的数据才能与要写入的数据一致，从而写入NVRAM中，实现了 FLASH/EEPROM的擦"1"写"0"功能。同时，采用FPGA内部RAM仿真FLASH/EEPROM的页缓 存区的功能。
图1基于NVRAM加逻辑电路实现FLASH/EEPROM仿真的框图
图2用于仿真FLEASH/EEPROM时序特性的逻辑电路
图3状态使能信号时序图
图4页编程数操作时序图
具体实施例方式
下面结合附图对本发明作进一步描述。本发明所公开的一种基于NVRAM的FLASH/EEPROM仿真方法，利用NVRAM掉电后 能保存数据的特点，仿真FLASH/EEPROM的数据保存功能；通过逻辑电路，来仿真FLASH/ EEPROM的擦除、编程时序；采用FPGA内部RAM仿真FLASH/EEPROM的页缓存区；
用FPGA内部逻辑实现FLASH/EEPROM的擦"1"写"0 "功能。
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逻辑电路描述如下 设计一个计数逻辑，如图2所示，无论是擦除操作还是编程操作，NVRAM的地址信
号由计数器的输出信号和外部输入地址信号同时产生，读写信号根据计数器计到一定的时
候，结合编程时钟信号产生，具体的时间可根据FLASH/EEPROM的时序要求来定。 同时还设计一个内部的页缓存区，用于存放页或半页编程的数据，在进行编程操
作时，先读出页缓存区的数据，再写入NVRAM。 在系统时钟和模式选择信号的作用下，通过状态机生成电路模块产生各种操作的 状态标志信号(如页或半页的擦除或编程状态、写页缓存区状态)。设计一个计数器电 路，在编程使能信号有效时对编程时钟计数，基本上是在某一个状态标志下，计数器到一定 的值时，产生相应的状态使能信号。时序图如图3所示。 在状态使能有效期间，地址生成器模块将计数器输出值和外部输入地址信号组 合，产生NVRAM的地址信号和页缓存区的页地址信号，NVRAM地址信号的组合规则是计数器 的输出值形成地址的低8位地址(页操作方式，为256字节)或低7位地址(半页方式，为 128字节)，外部输入地址形成地址的其它高位。页缓存区地址信号的组合规则是计数器输 出的8位地址。 读写信号生成器模块根据计数器的输出信号和状态使能信号产生NVRAM的读写 信号和页缓存区的读信号。 在状态使能有效期间，若状态标志为擦除操作(页或半页)，则输出给NVRAM的数 据为"1 "。实现FLASH/EEPROM的擦"1"功能。 在状态使能有效期间，若状态标志为编程操作(页或半页)，地址生成器模块输出 一个NVR的地址的同时，也输出一个页缓存区地址，与此同时，读写信号生成器模块也同时 输出页读信号和NVR读信号，读出页缓存区中的值和NVRAM的数据，两个数据在数据转换模 块中做"与"运算，作为要写入NVRAM的数据。实现FLASH/EEPROM中的只能写"O"，不能写 "1"的功能。最后读写信号生成器模块输出NVRAM的写信号。将数据转换模块的输出数据 写入NVRAM。时序如图4所示。 页缓存区的值预先通过写信号将外部数据在相应的操作状态下写入。
权利要求
一种基于NVRAM的FLASH/EEPROM仿真方法，其特征在于采用FPGA逻辑和NVRAM结合的方式实现FLASH/EEPROM的仿真，利用NVRAM掉电后能保存数据的特点，仿真FLASH/EEPROM的数据保存功能；通过逻辑电路，仿真FLASH/EEPROM的擦除编程时序；采用FPGA内部RAM仿真FLASH/EEPROM的页缓存器；用FPGA内部逻辑实现FLASH/EEPROM的擦“1”写“0”功能；步骤如下(1)在系统时钟和模式选择信号的作用下，通过状态机生成电路模块产生各种操作的状态标志信号，计数器电路在编程使能信号有效时对编程时钟计数，计数器到一定的值时，产生相应的状态使能信号；(2)在状态使能有效期间，地址生成器模块将计数器输出值和外部输入地址信号组合，产生NVRAM的地址信号和页缓存区的页地址信号，读写信号根据计数器计到一定的时候，结合编程时钟信号产生，同时还设计一个内部的页缓存区，用于存放页或半页编程的数据，在进行编程操作时，先读出页缓存区的数据，再写入NVRAM；(3)读写信号生成器模块根据计数器的输出信号和状态使能信号产生NVRAM的读写信号和页缓存区的读信号；(4)对于实现擦“1”写“0”的功能，在数据写入NVRAM之前，将NVRAM的数据先读出，和要写入的数据做“与”操作，再将“与”操作后的数据写入NVRAM。
2. 如权利要求1所述的一种基于NVRAM的FLASH/EEPROM仿真方法，其特征在于在状态 使能有效期间，若状态标志为擦除操作，则输出给NVRAM的数据为"1"，实现FLASH/EEPROM 的擦"l"功能。
3. 如权利要求1所述的一种基于NVRAM的FLASH/EEPROM仿真方法，其特征在于在状 态使能有效期间，若状态标志为编程操作，地址生成器模块输出 一个NVR的地址的同时，也 输出一个页缓存区地址，读写信号生成器模块也同时输出页读信号和NVR读信号，读出页 缓存区中的值和NVRAM的数据，两个数据在数据转换模块中做"与"运算，作为要写入NVRAM 的数据，最后读写信号生成器模块输出NVRAM的写信号，将数据转换模块的输出数据写入 NVRAM，实现了 FLASH/EEPROM只能写"0"不能写"1"的功能。
4. 如权利要求1所述的一种基于NVRAM的FLASH/EEPROM仿真方法，其特征在于在计数 器的计数范围内，设定当计数器计到一定的时间才产生NVRAM的读写信号，控制读写信号 的时序，达到与真实的FLASH/EEPROM时序一致。
全文摘要
本发明提供了一种基于逻辑加NVRAM组合，在智能卡仿真技术领域，提出的一种仿真FLASH/EEPROM的方法。基于FLASH/EEPROM的结构和时序，采用逻辑的方式来实现，在逻辑中采用计数器的方式，实现FLASH/EEPROM的时序，并在此基础上，实现各种逻辑信号。
文档编号G06F11/36GK101751328SQ200810239499
公开日2010年6月23日 申请日期2008年12月12日 优先权日2008年12月12日
发明者李丹 申请人:北京中电华大电子设计有限责任公司