专利名称：：用于时钟周期窃取的方法及装置的制作方法
技术领域：
：本发明系关于集成电路，而尤系关于用来产生时钟信号之时钟电路。
背景技术：
：复杂的集成电路(譬如微处理器)常常需要使用不同、独立的时钟信号操作不同的部分。各该等不同的部分称之时钟域(clockdomain)。例如，微处理器可以具有各使用分离和独立时钟而操作之第一处理器核心、第二处理器核心、和总线接口单元。这些时钟可以操作于不同的频率，并且可以常常操作于可以依照特定需要改变之频率。例如，正在执行处理器密集任务之第一处理器核心之时钟信号，可以较正在执行较不密集任务之第二处理器核心之时钟信号，操作于较高的频率。这些时钟信号之频率当需要时可以依于待执行的任务以及其它的考虑因素(譬如电力消耗和/或热输出)而上升和下降。执行多时钟信号之最简单的方法系提供多个振荡器。用于集成电路之更普遍的解决方法系提供单一振荡器或其它类型之时钟讯产生电路以产生参考时钟，然后将该参考时钟提供至多个锁相环(phase-l0Ckedl00p，PLL)。各不同的PLL能够提供彼此独立的时钟输出信号。再者，PLL能够用以制造他们的各自的输出时钟之频率是可调整的。虽然PLL是模拟电路，但是他们能够执行于除此之外的主要由数字电路组成之集成电路晶粒。
发明内容本发明揭示一种用来产生多个时钟信号的方法。于一个实施例中，该方法包含使用锁相环(PLL)产生参考时钟信号。然后提供该参考时钟信号至各多个时钟分频器单元，该分频器单元各除该接收之参考时钟信号，以产生对应分频后的时钟信号。该方法然后去除一个或多个时钟周期(每一给定数目的周期)以便根据频率和从该对应接收分频后之时钟信号去除之数个周期产生各具有有效频率之多个域时钟信号(domainclocksignal)0本发明亦揭示一种用来产生多个时钟信号的装置。于一个实施例中，该装置包含用以产生参考时钟信号之PLL。该装置包含用以产生参考时钟信号之锁相环(PLL)。多个时钟分频器单元各被耦接以接收来自该PLL之参考时钟信号，并被用以产生来自该参考时钟信号之对应分频后的时钟信号。该装置复包含多个周期窃取单元(cyclestealingimit)。各该周期窃取单元耦接以接收对应分频后的时钟信号。各周期窃取单元被用以从对应接收之分频后的时钟信号之每一给定数目之时钟周期去除一个或多个时钟信号，以根据该对应分频后之时钟信号之频率和该去除的周期的数目产生具有有效频率之域时钟信号。于各种实施例中，该装置亦可包含多个时钟合成器，各时钟合成器耦接至对应的周期窃取单元。各时钟合成器用以根据由该对应的周期窃取单元去除之时钟周期而合成时钟信号。各时钟合成器可根据从对应分频后的时钟信号之各许多不同的相位(Phase)去除的周期而合成其各自的域时钟信号。于此等实施例中，使用之PLL可以输出多个相位(例如，0°、90°、180°、和270°)之参考时钟信号。亦于此处揭示具有多个时钟域之集成电路，其中各时钟域用以接收不同的时钟信号。这些时钟信号依于性能状态和特定的组构可以具有彼此不同的频率。可以藉由对于各多个时钟周期去除一个或多个周期之时钟信号而产生由各时钟域接收之时钟信号。此处所揭示的方法和装置可以允许使用单一锁相环产生多个用于不同的时钟域之不同的时钟周期。由读取以上之详细说明并参考所附图式，将更清楚了解本发明之上述和其它态样、特征和其它优点，其中图1为显示具有多时钟域和单一锁相环(PLL)之处理器的一个实施例之方块图；图2为显示具有窃取周期之时钟信号之时序图；图3为组构使用单一PLL和多个周期窃取单元以产生多时钟信号的装置之一个实施例之方块图；图4为用于周期窃取的电路之一个实施例之逻辑图；图5为组构使用单一PLL和多个周期窃取单元以产生多时钟信号的装置之另一个实施例之示图；图6为使用窃取时钟周期合成之时钟信号之时序图。虽然本发明可容易作各种之修饰和替代形式，在此系由图式中之范例显示及详细说明本发明之特定实施例。然而，应暸解到此处特定实施例之图式及详细说明并不欲用来限制本发明为所揭示之特定形式，反之，本发明将涵盖所有落于如所附申请专利范围内所界定之本发明之精神和范围内之修饰、等效和替代内容。具体实施例方式兹翻至图1，显示具有多个时钟域和单一锁相环(PLL)之处理器的一个实施例之方块图。于所示实施例中，处理器10包含第一核心110、第二核心111、和L2快取115。第一核心110是在时钟域#1，第二核心111是在时钟域#2，而L2快取115是在时钟域#3。在其它的时钟域内可以出现额外的单元。例如，第四时钟域可以包含总线接口单元，但北桥可实作在第五时钟域，等等。处理器10亦包含用以产生参考时钟信号之PLL102，该参考时钟信号根据接收自芯片外振荡器(off-chiposcillator)或时钟产生机构之时钟信号而提供至各时钟域。各时钟域包含可以改变他们的各自域时钟信号之频率的额外功能。域特定输出时钟信号之频率可以是可变的，并且于处理器10之操作过程中于不同的时间彼此频率可以不同。例如，若处理器10正经历减少工作负载，则域时钟信号之一个或二个频率可以减少，以及他们的各自频率可以彼此不同。反之，若工作负载增加，则域时钟信号之一个或二个频率可以增加，并且于此情况彼此频率亦可以不同。为了产生域时钟信号，各时钟域可以包含至少用以利用已知为“周期窃取”技术之单元。图2为显示具有去除(窃取)周期之时钟信号相对于不具有去除周期之时钟信号之时序图。在不具有去除周期之时钟域中，总共显示七个时钟周期。这些时钟信号之其中一者在具有去除周期之时钟信号中被显示为去除，该去除的周期用虚线表示。因此，具有去除周期之时钟信号仅有6个周期，与不具有去除周期之时钟信号于相同的时间量。如此一来，具有去除周期之时钟信号之有效频率为不具有去除周期之时钟信号之有效频率的6/7。于此特定实例中，以维持50%工作周期(dutycycle)之方式去除周期。一般而言，具有窃取周期之时钟信号的有效频率可以藉由在预定期间内去除给定数目的周期而设定。举例而言，能够藉由在20个周期之期间(或预定数)内去除5个周期而达成75%之接收时钟信号之频率。于是，若尚未去除周期之时钟信号之频率为2.OGHz,则每20个周期去除5个周期之时钟信号之频率为1.5GHz。于去除时钟信号中，判定哪些周期要被去除那是很重要的。例如，若每20个周期去除5个周期，则去除之时钟信号以稍微平均之方式分配于整个20个周期中那是很重要的。若5个周期是在该20个时钟周期之开始或结束处全被去除，则也许发生譬如在功率网络(powergrid)上的振荡之不希望之效应。因此，于此实例中，希望去除每第4个时钟周期，由此平均地分配该去除的时钟信号。可以根据待被去除的周期之数目、周期之总数、和去除周期之可能影响，而判定对于各实例待被去除之特定周期。各时钟域亦可包含用来与周期窃取单元结合之分频器。因此，所接收之参考时钟信号可被除而产生分频后之时钟信号，接着的是从分频后之时钟信号去除0或更多个周期，以产生域时钟信号。下列第1表说明如何能使用用以去除η/22周期之分频器和周期窃取单元来改变域时钟信号之频率。时钟分频器去除的周期有效的频率~0/222.2GHz~1/222.IGHz~12/222.OGHz~3221.9GHz~4221.8GHz~b/221.7GHz~&/221.6GHz~7221.5GHz~8221.4GHz~9221.3GHz~10/221.2GHz~~20/221.IGHz<table>tableseeoriginaldocumentpage7</column></row><table>第1表于第1表之实例中，时钟分频器能用1(亦即，实质上不除时钟信号)、2、或4来除时钟信号。当接收之(亦即，参考)时钟信号被1除时，每22个周期高达10个周期被去除，于是在最大2.2GHz(当0/22周期被去除时)至1.2GHz之间任何位置改变有效频率。因为能够藉由2除2.2GHz时钟信号而容易达成1.IGHz之频率，因此不需要代之去除11/22时钟周期。于用2除接收之时钟信号后，时钟周期能以增量2(例如，0、2、4等)之方式在1.IGHz至600MHz之间每IOOMHz增量之任何位置改变有效的频率。用4除后，能以4之增量去除时钟信号，以便改变在500MHz至300MHz之间每IOOMHz增量之任何位置改变有效的频率。亦应注意的是，有可能并考虑到时钟信号可以由非整数值除(例如，由1.5除)之实施例。图3为组构使用单一PLL和多个周期窃取单元以产生多时钟信号的装置之一个实施例之方块图。于该实施例显示，时钟产生装置200包含PLL102，PLL102耦接以提供参考时钟信号至各多个分频器404。各分频器404用以产生分频后之时钟信号。应该注意的是，依照上述之讨论和用于此揭示之目的，分频后之时钟信号包含一个其中参考时钟被1除之时钟信号。不具有分频器之实施例亦为可能并予仔细考虑，尤其是其中域时钟信号改变而使得最低频率大于所接收参考时钟信号之一半的频率。然而，使用分频器之实施例提供较大范围之域时钟信号。各分频器404具有耦接至对应的周期窃取单元408之输入之输出。各周期窃取单元408被用以从其对应之接收之分频后的时钟信号去除0或更多周期，该分频后之时钟信号用于在给定期间内发生之各预定数目的周期。一般而言，各周期窃取单元被用以对于其对应之分频后之时钟信号去除n/m周期，其中η是去除之时钟周期之数目，而m是发生于给定期间(例如，η=5和m=20)时钟周期之总数。周期窃取单元之简单说明显示于图4中。于所示实施例中，周期窃取单元300包含锁存器302和及栅(ANDgate)304。时钟信号(例如，分频后之时钟信号)提供至锁存器302和及栅304。锁存器302耦接以接收控制信号。当控制信号是在第一状态时，锁存器302允许时钟信号通过，而于第二状态，禁止时钟信号通过。当控制信号是在第一状态时，时钟信号通过周期窃取单元300而没有周期被窃取。为了窃取周期，控制信号被设置在第二状态，其禁止时钟信号通过锁存器302。控制信号可以保持在第二状态持续一段时间至少充分确保时钟信号之正部分不通过，而因此及栅304之输出保持低。亦可执行周期窃取单元之更复杂变化。此等实施例可允许时钟信号实质上延长，由此维持50%之工作周期用于输出自周期窃取单元之域时钟信号。返回至图3，时钟产生装置200包含多个控制单元410，各控制单元410关联于分频器404和其对应的周期窃取单元408。各控制单元410用以产生控制信号，该控制信号提供至其对应之分频器404，以便设定该除率(divideratio)。此外，各控制单元亦用以产生控制信号，该控制信号提供至其对应周期窃取单元，以便判定那些时钟周期将从分频后之时钟信号去除。于是，使用分频器与周期窃取单元之结合，对于各域时钟信号之频率能够改变于较宽范围。再者，时钟产生装置200允许产生多时钟信号于仅使用单一PLL之芯片上，以替代提供分离之PLL用于各时钟域。图5为组构使用单一PLL和多个周期窃取单元以产生多时钟信号的装置之另一个实施例之示图。于此特定实施例中周期窃取单元包含时钟合成器，其中域时钟信号由除该参考时钟信号并去除0或时钟周期而合成。为了简化之目的，此处仅显示单一实例之分频器、控制单元、和包含时钟合成器的周期窃取单元。然而，应该了解到，可以表现多实例之这些单元，相似于图3中所示装置。于所示实施例中，时钟产生装置500包含用以于多相位偏移中提供参考时钟信号之PLL102。于此特定实施例中，PLL102提供于相位偏移0°、90°、180°、和270°之参考时钟信号。换言之，提供于此例之PLL102之实施例实质上提供4个不同的参考时钟信号，各具有以90°增量偏移之相同频率。参考时钟信号之多个相位偏移之每一个提供至分频器404，该分频器404用以由控制单元410设定的除数除该多个相位偏移。于此实施例中之分频器404因此提供为输出分频后之参考时钟信号(下文中称为分频后时钟信号)于4个不同的相位偏移0°、90°、180°和270°。除了接收该分频后时钟信号之相位偏移外，周期窃取单元408耦接以接收来自控制单元410之致能信号(enablesignal)(于此例中，CLK_EN[30])。这些致能信号透过他们的个别D型正反器而被闸控，该等D型正反器各由其中一种相位偏移之分频后时钟信号而发出时钟。控制单元410用以提供重复样式之致能信号至周期窃取单元408。由控制单元410产生之特殊样式系根据除数、被窃取的周期的数目、和域时钟信号之频率相对于最大频率之百分比，该最大频率是由PLL102输出之参考时钟信号之频率。例如具有其为58%之参考时钟信号频率之频率之域时钟信号能够由时钟产生装置用1.5除参考时钟信号、去除每8个时钟周期其中之一个(对各相相位偏移)、以及以重复样式提供该致能信号而产生。于所示实施例中之正反器藉由接收自分频器404之其中一种相位偏移之分频后时钟信号而各发出时钟。致能信号当闸控经过于其各自信号路径之正反器时，产生对应之时钟致能信号。如此例子中所示，各耦接以接收来自控制单元410的致能信号[3:0]之其中对应一者的第一群之4个正反器接收具有0°相位偏移之分频后时钟信号。三个信号路径(用于CLK_EN[3]、CLK_EN[1]、和CLK_ENW])包含接收具有180°相位偏移之时钟信号的正反器。用于CLK_EN[2]之信号路径包含正反器，该正反器接收具有270°相位偏移之时钟信号，而用于CLK_EN之信号路径包含接收具有90°相位偏移之时钟信号的正反器。用于CLK_EN[1]之信号路径亦包含第二正反器，该第二正反器接收具有0°相位偏移之时钟信号。于分频后时钟信号之各种相位该致能信号之发出时钟造成4种不同的信号提供至时钟合成器，亦即，CLK_EN_0°、CLK_EN_90°、CLK_EN_180°、和CLK_EN_270°。这些信号然后根据分频后时钟信号之相位重迭闸控经过所示之通道闸门(passgate)。例如，当0°和270°之分频后时钟信号偏移是在他们的各自周期之逻辑高位置时，CLK_EN_0°闸控经过其各自的通道闸门。同样情况，当0°和90°之分频后时钟信号偏移是在他们的周期之逻辑高位置时，CLK_EN_90°闸控经过其各自的通道闸门。如图5中所示，通道闸门由包括及栅和非及栅(NANDgate)之逻辑间对所起动，该及栅和非及栅各耦接以接收相同的分频后时钟信号偏移作为输入信号(其它的逻辑组构为可能并予仔细考虑)。CLK_EN_0°、CLK_EN_90°、CLK_EN_180°、和CLK_EN_270°信号被闸控经过至时钟合成器之接线或结构(ORstructure)，该时钟合成器包含保持器(ke印er)“K”以保持信号之逻辑值。此结果于从时钟合成器412输出之合成之域时钟输出信号中得到。因此，使用致能信号和分频后时钟信号之相位偏移之结合，时钟致能信号(亦即，CLK_EN[3:0])被触发并提供至时钟合成器412。第2表显示用于各种希望之域时钟频率之致能信号样式之几个例子(为参考时钟信号之频率之函数，Fmax)。除数I周期IFmaX%|重复EN[3:0]样式窃取~08100%[1100][1100][1100][1100][1100][1100][1100][1100]~1888%[1100][1100][1100][1100][1100][1100][1100]~1~50867%[1110][1000][1110][1000][1110][1110][1000][1110][1000][1110][1000][1110][1000][1110][1000]~1~51858%[1110][1000][1110][1000][1110][1110][1110][1000][1110][1000][1110][1000][1110]—20850%[1111][1111][1111][1111]~~2ITi38%[1111][1111][1111][1111]~0825%[1111][1111][1111][1111]<table>tableseeoriginaldocumentpage10</column></row><table>第2表图6为显示使用图5中所示装置之实施例使用窃取时钟周期之合成的域时钟信号之时序图。详言之，图6之时序图显示图5中所示实施例的装置之操作合成域时钟信号。于起始操作后(EN[3:0]为1110)，次一个周期(EN[3:0]为0011)产生域时钟信号之第一高部分。当DivClkJ)和DivClk_270二者皆为高时，发生高部分之第一部位，同时CLK_EN_0°为高(如于前面周期期间EN[3]之逻辑高值被闸控通过之结果)。当分频后时钟信号之0°和270°相位二者皆为高时，对应之通道闸门允许高值之通行信号通过。当后时钟信号之0°和90°相位二者皆为高(允许CLK_EN_90°之高值通过)以及当分频后时钟信号之90°和180°相位二者皆为高(允许CLK_EN_180°之高值通过)时，逻辑高值亦通过。因为当分频后时钟信号之180°和270°相位二者皆为高时CLK_EN_270°为低，则低值传播通过对应之通道间门并因此拉下域时钟信号至低。当90°和180°相位二者皆为高(允许在CLK_EN_180°之高值通过)时，域时钟信号之次一个高部分发生，接着是180°和270°相位为高(允许在CLK_EN_270°之高值通过)，接着是270°和0°相位为高。因为于后续时间期间当90°和180°、180°和270°、以及270°相位确立他们的各自及/与非门之输出时，CLK_EN_90°、CLK_EN_180°、和CLK_EN_270°全都为低，因此域时钟信号之另一低部分被合成。于所示例子中，藉由用1.5除参考时钟信号然后窃取8个周期中之一个，而产生域时钟信号。此情况造成于域时钟信号中具有参考时钟信号之频率的58%之有效频率。藉由图5之控制单元410设定各EN[3:0]至逻辑0，而产生用于此特定组构之去除或“窃取”周期，该设定各EN[30]至逻辑0将接着造成各CLK_EN_0°、CLK_EN_90°、CLK_EN_180°、禾口CLK_EN_270°落于低值。于设定时钟周期后前面的样式可重复其本身。于一些实施例中，甚至当使用上述技术去除周期时，也许希望维持于50%之域时钟信号之工作周期。此可藉由控制单元410设定一个或多个致能信号至逻辑1(正常样式之外侧)以便延长周期而完成，该延长周期可有效去除周期。于是，使用多个实例的装置包含时钟分频器、控制单元、和周期窃取单元，连同此处所述方法之实施例，能够使用单一PLL产生多域时钟信号。当必须依据处理器之需要时，各多域时钟信号之频率可以改变。例如，一个或多个域时钟信号之频率可于低功率状态减少，或于较重工作负载期间增加。虽然本发明已参考特定实施例而作了说明，但是应了解到该等实施例为例示用而本发明之范围不受此等实施例之限制。对此说明实施例之任何变化、修饰、附加、和改进皆为可能。这些变化、修饰、附加、和改进可落于如下列详细申请专利范围内之本发明之范围内。产业利用件本发明一般可应用于微处理器。权利要求一种用来产生多个时钟信号的方法，该方法包括使用锁相环(PLL)产生参考时钟信号；提供该参考时钟信号至多个时钟分频器单元的每一个；在该分频器单元的每一个中将该参考时钟信号分频，以便产生对应的多个分频后的时钟信号；从每个该分频后的时钟信号中去除一个或多个时钟周期，以便根据从其对应接收的分频后的时钟信号中去除的周期的频率和数目产生每个具有有效频率的多个域时钟信号。2.如权利要求1所述的方法，还包括该PLL以多个相位输出该参考时钟信号。3.如权利要求2所述的方法，其中，以0°、90°、180°、和270°的相位输出该参考时钟信号。4.如权利要求3所述的方法，还包括以该多个相位的每一个提供每个该分频后的时钟信号至多个周期窃取单元之中对应的一个；从该多个周期窃取单元的每一个中的该分频后的时钟信号的该多个相位的每一个中去除一个或多个周期；以及使用该一个或多个去除的周期的每一个合成每个该域时钟信号。5.如权利要求4所述的方法，还包括使用多个控制信号选择从该分频后的时钟信号的多个相位的每一个中去除该一个或多个周期之中的哪些周期。6.一种用来产生多个时钟信号的装置，该装置包括锁相环(PLL)，其中，该PLL被用以产生参考时钟信号；多个时钟分频器单元，每个该时钟分频器单元被耦接以接收来自该PLL的该参考时钟信号，其中，该多个时钟分频器单元的每一个被用以产生来自该参考时钟信号的多个分频后的时钟信号的其中之一；以及多个周期窃取单元，其中，该周期窃取单元的每一个被耦接以接收来自多个时钟分频器单元的其中对应的一个或多个分频后的时钟信号的其中一个，其中，该多个时钟分频器单元的每一个用以从该多个分频后的时钟信号的其中一个中去除一个或多个周期，以便根据从其对应的分频后的时钟信号中去除的周期的频率和数目产生每个具有有效频率的多个域时钟信号之中对应的一个。7.如权利要求6所述的装置，其中，该PLL用以以多个相位输出该参考时钟信号。8.如权利要求6或7所述的装置，其中，该PLL用以以0°、90°、180°、和270°的相位输出该参考时钟信号。9.如上述权利要求中任一项所述的装置，其中，每个该周期窃取单元被耦接以该多个相位的每一个的接收该多个分频后的时钟信号之中对应的一个，以及用于从该对应的分频后的时钟信号的该多个相位的每一个中去除一个或多个周期，以及其中，该装置还包含多个时钟合成器，每个时钟合成器耦接至该多个周期窃取单元之中对应的一个，其中，每个该时钟合成器用以使用从该对应的分频后的时钟信号的多个相位的每一个中去除的一个或多个周期的每一个，合成该多个域时钟信号之中对应的一个。10.如前述权利要求中任一项所述的装置，其中，每个该周期窃取单元被耦接以接收多个控制信号，以及其中，每个该周期窃取单元用以根据该多个控制信号选择从对应接收的分频后的时钟信号的该多个相位的每一个中去除该一个或多个周期之中的哪些周期。全文摘要一种用来产生多个时钟信号的方法。该方法包含使用锁相环(PLL)产生参考时钟信号。然后提供该时钟频率信号至各多个时钟分频器单元，该分频器单元各除该接收之参考时钟信号，以产生对应之分频后的时钟信号。然后该方法去除一个或多个时钟周期(每一给定数目的周期)以便根据频率和从该对应接收分频后之时钟信号去除之数个周期，产生各具有有效频率之多个域时钟信号(domainclocksignal)。文档编号G06F1/08GK101821695SQ200880110437公开日2010年9月1日申请日期2008年8月30日优先权日2007年8月31日发明者B·K·C·关,C·D·伊顿,S·M·戈尔德申请人:格罗方德半导体公司