在不同的粒度等级下广播数据值的指令执行单元的制作方法
【专利摘要】描述了包括用于执行第一指令和第二指令的执行单元的装置。该执行单元包括输入寄存器空间，用于存储当执行第一指令时将被复制的第一数据结构，并用于存储当执行第二指令时将被复制的第二数据结构。第一和第二数据结构都是打包数据结构。第一打包数据结构的数据值是第二打包数据结构的数据值的两倍大小。第一数据结构是第二数据结构的四倍大小。该执行单元还包括复制逻辑电路，用于当执行该第一指令时复制该第一数据结构以便创建第一复制数据结构，并且用于当执行该第二指令时复制该第二数据结构以便创建第二复制数据结构。
【专利说明】在不同的粒度等级下广播数据值的指令执行单元
[0001]本发明总体上涉及计算科学，并且更具体地涉及在不同的粒度等级下广播数据值的指令执行单元。
【背景技术】
[0002]图1示出了在半导体芯片上用逻辑电路实现的处理核100的高级图。该处理核包括流水线101。该流水线由各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤的多个级组成。这些级通常至少包括:1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由在先前级(例如在上述步骤I))中所取出和解码的指令所标识并在另一先前级(例如在上述步骤2))中被取出的数据执行由在先前级(例如在上述步骤D)中取出和解码的指令所标识的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”寄存器存储空间(例如在上述级4))。
[0003]与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元” 103_1至103_N构成，这些单元各自被设计成执行其自身的唯一操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行从高速缓存/存储器的加载操作和/或到高速缓存/存储器的存储操作等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。
[0004]计算机科学领域中广泛认可两种类型的处理器架构:“标量”和“向量”。标量处理器被设计成执行对单个数据集进行操作的指令，而向量处理器被设计成执行对多个数据集进行操作的指令。图2A和2B呈现了展示标量处理器与向量处理器之间的基本差异的比较示例。
[0005]图2A示出标量AND (与)指令的示例，其中单个操作数集A和B —起进行“与”运算以产生单个(或“标量”)结果C(S卩，AB = C)。相反，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别一起进行“与”运算以同时产生向量结果C和F(即，
A.AND.B = C以及D.AND.E = F)。就术语学而言，“向量”是具有多个“元素”的数据元素。例如，向量V = Q，R，S，T，U具有五个不同的元素:Q、R、S、T和U。示例性向量V的“尺寸”是5 (因为它具有5个元素)。
[0006]图1还示出向量寄存器空间104的存在，该向量寄存器空间104不同于通用寄存器空间102。具体而言，通用寄存器空间102标准地用于存储标量值。这样，当各执行单元中的任一个执行标量操作时，它们标准地使用从通用寄存器存储空间102调用的操作数(并将结果写回通用寄存器存储空间102)。相反，当各执行单元中的任一个执行向量操作时，它们标准地使用从向量寄存器空间107调用的操作数(并将结果写回向量寄存器空间107)。可类似地分配存储器的不同区域以存储标量值和向量值。
[0007]还应注意，存在位于功能单元103_1到103_N的相应输入处的掩码逻辑104_1到104_N,以及位于功能单元103_1到103_N的输出处的掩码逻辑105_1到105_N。在各种实现中，实际上仅实现这些层中的一个层一不过这并非严格要求。对于采用掩码的任何指令，输入掩码逻辑104_1到104_N和/或输出掩码逻辑105_1到105_N可用于控制哪些元素被该向量指令有效地操作。在此，从掩码寄存器空间106读取掩码向量(例如与从向量寄存器存储空间107读取的输入数据向量一起)，并将该掩码向量呈现给掩码逻辑104、105层中的至少一层。
[0008]在执行向量程序代码的过程中，每一向量指令无需要求全数据字。例如，一些指令的输入向量可能仅仅是8个元素，其他指令的输入向量可能是16个元素，其他指令的输入向量可能是32个元素，等等。因此，掩码层104/105用于标识完整向量数据字中的应用于特定指令的一组元素，以在多个指令之间实现不同的向量尺寸。通常，对于每一向量指令，掩码寄存器空间106中所保持的特定掩码模式被该指令调出，从掩码寄存器空间中被取出并且被提供给掩码层104/105中的任一者或两者，以“启用”针对该特定向量操作的正确元素集合。
[0009]图3a至图3d示出多个现有技术VBR0ADCAST指令的逻辑操作。VBR0ADCAST指令有效地将数据结构复制多次到某个结果中。图3a至图3d的现有技术VBR0ADCAST指令中的每一个被实现在具有256位结果向量数据宽度的向量处理器架构上。
[0010]图3a 描绘“256 位 1BR0ADCASTSS 指令。如图 3a 中所看到的，256 位 VBR0ADCASTSS指令从存储器301_A读取32位单精度浮点数据值并且将其复制八次到256位目的地302_A0
[0011]图3b 描绘“ 128 位 1BR0ADCASTSS 指令。如图 3b 中所看到的，128 位 VBR0ADCASTSS指令从存储器301_B读取32位单精度浮点数据值并且将其复制四次到256位目的地302_
B。目的地中的四个剩余的32位元素用零值盖写。
[0012]图3c描绘VBR0ADCASTSD指令。如图3c中所看到的，VBR0ADCASTSS指令从存储器301_C读取64位双精度浮点数据值并且将其复制四次到256位目的地302_C。
[0013]图3d描绘VBR0ADCASTSF128指令。如图3d中所看到的，VBR0ADCASTSF128指令从存储器301_D读取128位数据字并且将其复制两次到256位目的地302d。源操作数301_D可以是具有两个64位双精度浮点元素(在图3d中描绘)或四个32位单精度浮点元素(未在图3d中描绘)的打包数据结构。
[0014]附图简要说明
[0015]本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，类似的参考标号表示类似的元件，其中:
[0016]图1示出指令执行流水线；
[0017]图2a和图2b对比标量和向量处理；
[0018]图3a至图3d示出现有技术VBR0ADCAST指令；
[0019]图4a至图4g示出改进的VBR0ADCAST指令；
[0020]图5a和图5b涉及用于实现改进的VBR0ADCAST指令的执行逻辑电路；
[0021]图6A-6B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
[0022]图7是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；
[0023]图8是根据本发明的一个实施例的寄存器架构的框图；
[0024]图9A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；
[0025]图9B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；
[0026]图10A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；
[0027]图11是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图；
[0028]图12是根据本发明的一个实施例的系统的框图；
[0029]图13是根据本发明的实施例的第一更具体的示例性系统的框图；
[0030]图14是根据本发明的实施例的第二更具体的示例性系统的框图；
[0031]图15是根据本发明的实施例的SoC的框图；
[0032]图16是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。
【具体实施方式】
[0033]概览
[0034]图4a至4f涉及新的高级VBR0ADCAST指令集。该新的高级VBR0ADCAST指令集的特征为写入掩码层，其允许在正在复制的数据结构内的数据元素(多个)的粒度下进行掩码(masking)。例如，如果正在复制的数据结构是包含两个32位单精度值的64位结构，写入掩码将支持在32位粒度下的掩码。而且，尽管上述在图3a至图3d中讨论的现有技术VBR0ADCAST指令创建256位的结果，相比之下，图4a至图4f的改进的VBR0ADCAST指令创建512位的结果。如将从以下讨论中变得明显的，扩展到512位的结果允许相比于图3a至图3d的现有技术VBR0ADCAST指令明显更加复杂的复制模式。
[0035]图4a展示采用掩码(masking)的VBR0ADCAST指令。如图4a所见，VBR0ADCAST指令将32位输入数据结构401_A复制十六次从而创建复制数据结构402_A。掩码层403_A应用掩码模式从而在32位粒度下掩码复制数据结构402_A，以创建结果数据结构404_A。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0036]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)取出的向量源操作数中提取的(例如，最右侧元素)32位单精度浮点值。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0037]在图4a的掩码模式中看到的I和O的特定模式仅是示例性的。本领域普通技术人员将理解的是可使用与掩码的尺寸相一致的I和O的任意模式。在一种实施例中，掩码模式被嵌入在指令自身中(例如，类似于立即数(immediate)操作数)。可替代地，可从掩码模式寄存器空间(诸如图1的寄存器空间106)取出掩码模式。在前一种情况中，指令格式包括包含实际掩码模式的字段，而在后一种情况中，指令格式包括识别将从何处取出掩码模式的字段。
[0038]在向量友好指令格式的实现方式中，以下更详细地描述其实施例，该指令格式支持这两种掩码模式技术。在这种情况中，指令格式包括标识将为该指令采取何种方法的附加字段(例如，I =掩码模式类似于嵌入在指令中的立即数操作数，O =掩码模式将从掩码寄存器空间取出)。
[0039]单独地或组合地，所应用的掩码的类型可以是“合并”或“归零”。在合并掩码的情况中，不盖写结果数据结构的“掩码出(masked out) ”字段(诸如字段405)。而是该位置处的目的寄存器中的原始值被保留。与之相比，在归零掩码的情况中，结果数据结构的“掩码出”字段用值O盖写目的寄存器中的该位置。在各种实施例中(诸如，与刚刚在上文所提及的向量友好指令格式相关联的那些实施例)，在指令格式的另一个字段中指定将应用合并还是归零掩码。
[0040]有关掩码的上述评论也适用于与图4b至图4f相关联的指令的下述讨论。为了方便，未在以下对其进行重复。
[0041 ] 图4b展示采用掩码的VBR0ADCASTSD指令。如图4b所见，VBR0ADCAST指令将64位输入数据结构401_B复制八次从而创建复制数据结构402_B。掩码层403_B应用掩码模式从而在64位粒度下掩码复制数据结构402_B，以创建结果数据结构404_B。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0042]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)取出的向量源操作数中提取的(例如，最右侧元素)64位双精度浮点值。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0043]图4c展示采用掩码的VBR0ADCAST32X2指令。如图4c所见，VBR0ADCAST32X2指令将64位输入数据结构401_C复制八次从而创建复制数据结构402_C。然而，所复制的64位输入数据结构401_C是一对打包32位单精度浮点值。掩码层403_C因此在32位粒度下应用掩码模式从而创建结果数据结构404_C。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0044]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)取出的向量源操作数中提取的(例如，最右侧元素)。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0045]图4d展示采用掩码的VBR0ADCAST32X4指令。如图4d所见，VBR0ADCAST32X4指令将128位输入数据结构401_D复制四次从而创建复制数据结构402_D。然而，被复制的128位输入数据结构401_D是四字(foursome)打包32位单精度浮点值。掩码层403_D在32位粒度下应用掩码模式从而创建结果数据结构404_D。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0046]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)取出的向量源操作数中提取的(例如，最右侧元素)。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0047]图4e展示采用掩码的VBR0ADCAST32X8指令。如图4e所见，VBR0ADCAST32X8指令将256位输入数据结构401_E复制四次从而创建复制数据结构402_E。然而，所复制的256位输入数据结构401_E是八字(“eightsome”)打包32位单精度浮点值。因此，掩码层403_E在32位粒度下应用掩码模式从而创建结果数据结构404_E。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0048]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)取出的向量源操作数中提取的(例如，最右侧元素)。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0049]图4f展示采用掩码的VBR0ADCAST64X2指令。如图4f所见，VBR0ADCAST64X2指令将128位输入数据结构401_F复制四次从而创建复制数据结构402_F。然而，所复制的128位输入数据结构401_F是一对打包64位双精度浮点值。因此，掩码层403_F在64位粒度下应用掩码模式从而创建结果数据结构404_F。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0050]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)获取的向量源操作数中提取的(例如，最右侧元素)。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0051 ] 图4g展示采用掩码的VBR0ADCAST64X4指令。如图4g所见，VBR0ADCAST64X4指令将256位输入数据结构401_G复制两次从而创建复制数据结构402_G。然而，所复制的256位输入数据结构401_G是四字打包64位双精度浮点值。因此，掩码层403_G在64位粒度下应用掩码模式从而创建结果数据结构404_G。应当理解的是结果数据结构最终被写入到向量寄存器空间中的目的寄存器。在指令字段中指定目的寄存器的地址。
[0052]在一种实施例中，输入数据结构是从存储器读取或从自向量寄存器空间(诸如图1的寄存器空间107)取出的向量源操作数中提取的(例如，最右侧元素)。在各种情况中，指令格式包括标识将被复制的数据结构在何处的字段。
[0053]在VBR0ADCAST32X4、VBR0ADCAST32X8、VBR0ADCAST64X2 以及 VBR0ADCAST64X4 指令的上述讨论中，将被复制的数据结构被描述为仅可从存储器获得。然而，可构想地，这些指令可被扩展从而从或者存储器或者向量寄存器空间接受将被复制的数据结构。这样，取决于实现方式，支持这些指令的流水线的数据取出级(fetch stage)可稱合到存储器,或存储器和寄存器空间。
[0054]而且，采用掩码的VBR0ADCASTSS、采用掩码的 VBROADCASTSD、VBR0ADCAST32X2、VBR0ADCAST32X4,VBR0ADCAST32X8,VBR0ADCAST64X2 以及 VBR0ADCAST64X4 指令各自的讨论被描述为仅支持浮点数据值。可构想地，这些指令可被扩展到处理整数以及浮点数据值。在此，图1的寄存器空间102可包括专用于存储浮点值的第一部分和专用于存储浮点值的另一部分。在不扩展到整数值的情况下，针对对这些指令进行处理的方式，流水线的数据取出和写回级耦合到浮点寄存器空间而不是整数寄存器空间。作为对比，如果这些指令被设计为支持两种数据类型，数据取出和写回级可耦合到每一者(取决于指令的解码)。
[0055]图5a展示可实现上述在图4a至图4f中讨论的指令的任意组合(包括全部)的执行的逻辑设计。参考图5a，第一寄存器501保持将被复制的数据结构。注意，第一寄存器501的尺寸应当足够大以便保持它期望能够复制的最大数据结构。而且，第一寄存器501还位于流水线中的数据取出级的后端。为了本申请的目的，这种寄存器可被认为是执行单元的一部分。第一寄存器501耦合到复制逻辑电路502，该复制逻辑电路复制第一寄存器内的内容以便在其输出503产生与正在执行的指令相一致的复制数据结构。对于被微代码化的那些实现方式而言，用于复制逻辑电路502的术语“逻辑电路”等等将包括微代码和响应于微代码而动作的逻辑。
[0056]复制逻辑电路的输出503耦合到掩码逻辑504，该掩码逻辑从寄存器505接收掩码模式，以便将掩码应用到复制数据结构，从而在寄存器506中创建结果数据结构。取决于实现方式，寄存器506可与向量寄存器空间107中的寄存器相对应，或者寄存器506可以是在执行单元内部的并且被目的寄存器的内容填充的(例如，在数据取出级)并且然后在掩码逻辑将结果写入其内后被写回相同的目的寄存器的寄存器。
[0057]在进一步的实施例中，执行单元逻辑电路被设计为不仅支持图4a至图4g的指令中的任意一个/全部，而且支持图3a至图3d的现有技术指令中的任意一个/全部。在这种情况中，因为图3a至图3d的现有技术指令不支持掩码，存在当正在执行这些指令时绕过掩码逻辑504的旁路通路507。
[0058]尽管上述指令的描述包括数据值的特定位宽度、将被复制的数据结构以及结果的大小，本领域普通技术人员将认识到在此所述的概念可被扩展到不同的对应宽度。
[0059]图5b展示可被图5a的逻辑电路执行的方法。将被复制的数据结构被放置在第一寄存器510中，并且，如果掩码(masking)适用511，掩码模式被放置在第二寄存器512中。然后，与正在执行的指令相符地复制数据结构，以便创建复制数据结构513。如果掩码适用514，将掩码模式应用到复制数据结构515，以便创建结果数据结构。如果掩码不适用，结果数据结构是复制数据结构516。
[0060]示例性指令格式
[0061]本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。
[0062]通用向量友好指令格式
[0063]向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。
[0064]图6A-6B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图6A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式600定义A类和B类指令模板，两者包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。
[0065]尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(I字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(I字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(I字节)数据元素宽度(或尺寸)的本发明的实施例，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
[0066]图6A中的A类指令模板包括:1)在无存储器访问605的指令模板内，示出无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6B中的B类指令模板包括:1)在无存储器访问605的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写掩码控制的vsize型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的写掩码控制627的指令模板。
[0067]通用向量友好指令格式600包括以下列出的按照在图6A-6B中示出的顺序的如下字段。结合以上的讨论，在实施例中，参考下文在图6A-B和7中提供的格式细节，可利用非存储器访问指令类型605或存储器访问指令类型620。可在以下描述的寄存器地址字段644中标识读取掩码、输入向量操作数和目的地的地址。在进一步的实施例中，读掩码和写掩码被编码在EVEX.kkk字段中。
[0068]格式字段640 —该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
[0069]基础操作字段642 —其内容区分不同的基础操作。
[0070]寄存器索引字段644-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128,32x1024,64x1024)寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。
[0071]修饰符(modifier)字段646 —其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问605的指令模板与存储器访问620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
[0072]扩充操作字段650 —其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段668、α字段652、以及β字段654。
[0073]扩充操作字段650允许在单一指令而非2、3或4个指令中执行多组共同的操作。
[0074]比例字段660 —其内容允许用于存储器地址生成(例如，用于使用2ttw*索引+基址的地址生成)的索引字段的内容的按比例缩放。
[0075]位移字段662A —其内容用作存储器地址生成的一部分(例如，用于使用2 索引+基址+位移的地址生成)。
[0076]位移因数字段662B (注意，位移字段662A直接在位移因数字段662B上的并置指示使用一个或另一个)一其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2?*索弓I +基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674 (稍后在本文中描述)和数据操纵字段654C确定。位移字段662A和位移因数字段662B可以不用于无存储器访问605的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段662A和位移因数字段662B是任选的。
[0077]数据元素宽度字段664 —其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。
[0078]写掩码字段670 —其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有O的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有O值时被设为O。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段670的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段670的内容直接地指定要执行的掩码操作。
[0079]立即数字段672 —其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。
[0080]类字段668 —其内容在不同类的指令之间进行区分。参考图6A-B，该字段的内容在A类和B类指令之间进行选择。在图6A-B中，圆角方形用于指示专用值存在于字段中(例如，在图6A-B中分别用于类字段668的A类668A和B类668B)。
[0081]A类指令模板
[0082]在A类非存储器访问605的指令模板的情况下，α字段652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作610和无存储器访问的数据变换型操作615的指令模板分别指定舍入652Α.1和数据变换652Α.2)的RS字段652Α，而β字段654区分要执行指定类型的操作中的哪一种。在无存储器访问605指令模板中，比例字段660、位移字段662Α以及位移比例字段662Β不存在。
[0083]无存储器访问的指令模板一完全舍入控制型操作
[0084]在无存储器访问的完全舍入控制型操作610的指令模板中，β字段654被解释为其内容提供静态舍入的舍入控制字段654A。尽管在本发明的所述实施例中舍入控制字段654A包括抑制所有浮点异常(SAE)字段656和舍入操作控制字段658，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段658)。
[0085]SAE字段656 —其内容区分是否停用异常事件报告；当SAE字段656的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。
[0086]舍入操作控制字段658 —其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段658允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容优先于该寄存器值。
[0087]无存储器访问的指令模板一数据变换型操作
[0088]在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654Β，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
[0089]在A类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652Β，其内容区分要使用驱逐提示中的哪一个(在图6Α中，对于存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性的652Β.1和非时效性的652Β.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问620的指令模板包括比例字段660、以及任选的位移字段662A或位移比例字段662B。
[0090]向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。
[0091 ] 存储器访问的指令模板一时效性的
[0092]时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
[0093]存储器访问的指令模板一非时效性的
[0094]非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
[0095]B类指令模板
[0096]在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码操作应当是合并还是归零。
[0097]在B类非存储器访问605的指令模板的情况下，β字段654的一部分被解释为RL字段657Α，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作612的指令模板和无存储器访问的写掩码控制VSIZE型操作617的指令模板分别指定舍入657Α.1和向量长度(VSIZE) 657Α.2)，而β字段654的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移比例字段662B不存在。
[0098]在无存储器访问的写掩码控制的部分舍入控制型操作610的指令模板中，β字段654的其余部分被解释为舍入操作字段659Α，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。
[0099]舍入操作控制字段659Α —只作为舍入操作控制字段658，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段659Α允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容优先于该寄存器值。
[0100]在无存储器访问的写掩码控制VSIZE型操作617的指令模板中，β字段654的其余部分被解释为向量长度字段659Β，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。
[0101]在B类存储器访问620的指令模板的情况下，β字段654的一部分被解释为广播字段657Β，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659Β。存储器访问620的指令模板包括比例字段660、以及任选的位移字段662Α或位移比例字段662Β。
[0102]针对通用向量友好指令格式600，示出完整操作码字段674包括格式字段640、基础操作字段642以及数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段674包括少于所有的这些字段。完整操作码字段674提供操作码(opcode)。
[0103]扩充操作字段650、数据元素宽度字段664以及写掩码字段670允许在每一指令的基础上以通用向量友好指令格式指定这些特征。
[0104]写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
[0105]在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括:1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。
[0106]示例性专用向量友好指令格式
[0107]图7是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图7示出专用向量友好指令格式700，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式700是专用的。专用向量友好指令格式700可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图6的字段，来自图7的字段映射到来自图7的字段。
[0108]应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中参考专用向量友好指令格式700描述了本发明的实施例，但是本发明不限于专用向量友好指令格式700，除非另有声明。例如，通用向量友好指令格式600构想各种字段的各种可能的尺寸，而专用向量友好指令格式700被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他尺寸)。
[0109]通用向量友好指令格式600包括以下列出的按照图7A中示出的顺序的如下字段。
[0110]EVEX前缀(字节0-3) 702 —以四字节形式进行编码。
[0111]格式字段640(EVEX字节0，位[7:0]) —第一字节(EVEX字节O)是格式字段640，并且它包含0x62 (在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
[0112]第二一第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
[0113]REX 字段 705 (EVEX 字节 I，位[7-5]) —由 EVEX.R 位字段(EVEX 字节 I，位[7] - R)、EVEX.X 位字段(EVEX 字节 1，位[6] - X)以及(757BEX 字节 1，位[5] - B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用I补码的形式进行编码，即ZMMO被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X 以及 EVEX.B 来形成 Rrrr、Xxxx 以及 Bbbb。
[0114]REX’字段610—这是REX’字段610的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4] -R，)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/Μ字段(在下文中描述)中不接受MOD字段中的值11 ;本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值I用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’ Rrrr。
[0115]操作码映射字段715(EVEX字节1，位[3:0] - _m)-其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。
[0116]数据元素宽度字段664 (EVEX字节2，位[7] - W) 一由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
[0117]EVEX.vvvv720 (EVEX 字节 2,位[6:3] -vvvv) 一 EVEX.vvvv 的作用可包括如下:1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(I补码)的形式被指定；2) EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以I补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段720对以反转(I补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
[0118]EVEX.U668类字段(EVEX字节2，位[2]-U) 一如果EVEX.U = 0，则它指示A类或EVEX.UO ;如果 EVEX.U = 1，则它指示 B 类或 EVEX.Ul。
[0119]前缀编码字段725 (EVEX字节2，位[1:0]-ρρ) —提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SMD前缀编码成SMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SMD前缀编码，并且由此不需要扩展。
[0120]α 字段 652 (EVEX 字节 3，位[7] - EH,也称为 EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N;也以α示出)一如先前所述，该字段是针对上下文的。
[0121]β 字段 654 (EVEX 字节 3，位[6:4]_SSS，也称为 EVEX.s2_。、EVEX.r2_。、EVEX.rrl、EVEX.LLO、EVEX.LLB ;也以β β β示出)一如先前所述，该字段是针对上下文的。
[0122]REX’字段610 —这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3] - V’)。该位以位反转的格式存储。值I用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv 来形成 V’ VVVV。
[0123]写掩码字段670 (EVEX字节3，位[2:0]_kkk) —其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk = 000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。
[0124]实操作码字段730 (字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
[0125]MOD R/Μ字段740 (字节5)包括MOD字段742、Reg字段744、以及R/Μ字段746。如先前所述的，MOD字段742的内容将存储器访问和非存储器访问操作区分开。Reg字段744的作用可被归结为两种情形:对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/Μ字段746的作用可包括如下:对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
[0126]比例、索引、基址(SIB)字节(字节6) —如先前所述的，比例字段650的内容用于存储器地址生成。SIB.xxx754和SIB.bbb756 一先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
[0127]位移字段662A (字节7-10) —当MOD字段742包含10时，字节7_10是位移字段662A，并且它与传统32位位移(disp32) —样地工作，并且以字节粒度工作。
[0128]位移因数字段662B (字节7) —当MOD字段742包含OI时，字节7是位移因数字段662B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32 ;然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是dispS的重新解释；当使用位移因数字段662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将dispS超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。
[0129]立即数字段672如先前所述地操作。
[0130]完整操作码字段
[0131]图7B是示出根据本发明的实施例的构成完整操作码字段674的具有专用向量友好指令格式700的字段的框图。具体地，完整操作码字段674包括格式字段640、基础操作字段642、以及数据元素宽度(W)字段664。基础操作字段642包括前缀编码字段725、操作码映射字段715以及实操作码字段730。
[0132]寄存器索引字段
[0133]图7C是示出根据本发明的一个实施例的构成寄存器索引字段644的具有专用向量友好指令格式700的字段的框图。具体地，寄存器索引字段644包括REX字段705、REX’字段 710、MODR/M.reg 字段 744、MODR/M.r/m 字段 746、VVVV 字段 720、xxx 字段 754 以及bbb 字段 756。
[0134]扩充操作字段
[0135]图7D是示出根据本发明的一个实施例的构成扩充操作字段650的具有专用向量友好指令格式700的字段的框图。当类(U)字段668包含O时，它表明EVEX.U0(A类668A)；当它包含I时，它表明EVEX.Ul (B类668B)。当U = O且MOD字段742包含11 (表明无存储器访问操作)时，α字段652 (EVEX字节3，位[7] - EH)被解释为rs字段652A。当rs字段652A包含I (舍入652A.1)时，β字段654 (EVEX字节3，位[6:4] - SSS)被解释为舍入控制字段654A。舍入控制字段654A包括一位SAE字段656和两位舍入操作字段658。当rs字段652A包含O (数据变换652A.2)时，β字段654 (EVEX字节3，位[6:4] - SSS)被解释为三位数据变换字段654Β。当U = O且MOD字段742包含00、01或10 (表明存储器访问操作)时，α字段652 (EVEX字节3，位[7] -EH)被解释为驱逐提示(EH)字段652B且β字段654(EVEX字节3，位[6:4] - SSS)被解释为三位数据操纵字段654C。
[0136]当U = I时，α字段652 (EVEX字节3，位[7] - EH)被解释为写掩码控制(Z)字段652C。当U = I且MOD字段742包含11 (表明无存储器访问操作)时，β字段654的一部分(EVEX字节3，位[4] - S0)被解释为RL字段657Α ;当它包含I (舍入657Α.1)时，β字段654的其余部分(EVEX字节3，位[6_5] - S2^1)被解释为舍入操作字段659A，而当RL字段657A包含0(VSIZE657.A2)时，β字段654的其余部分(EVEX字节3，位[6-5]-?^)被解释为向量长度字段659B(EVEX字节3，位[6_5] - L1J。当U= I且MOD字段742包含00、01或10(表明存储器访问操作)时，β字段654(EVEX字节3，位[6:4] - SSS)被解释为向量长度字段659B (EVEX字节3，位[6-5] - L卜0)和广播字段657B (EVEX字节3，位[4] - B)。
[0137]示例性寄存器架构
[0138]图8是根据本发明的一个实施例的寄存器架构800的框图。在所示出的实施例中，有32个512位宽的向量寄存器810 ;这些寄存器被引用为zmmO到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymmO-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmmO-15上。专用向量友好指令格式700对这些覆盖的寄存器组操作，如在以下表格中所示的。
[0139]
可调节向量长类操作寄存器
Jt____
不包括向量长A (图6A;U=0) 61.0， 615, zmm寄存器(向度字段659B625，630 量长度是64
的指令模板__字节)
B (附图6B; 612zmm寄存器(向
U=D量长度是64
___字节)
包括向量长度B (附图6B; 617，627zmm、ymm、或字段659B的U=I)xmm寄存器(向指令模板量长度是64
字节、32字节、
或16字节)，
取决于向量长
___度字段659B
[0140]换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段659B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。
[0141]写掩码寄存器815 —在所示的实施例中，存在8个写掩码寄存器(kO至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器815的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器kO无法用作写掩码；当正常指示kO的编码用作写掩码时，它选择硬连线的写掩码OxFFFF，从而有效地停用该指令的写掩码操作。
[0142]通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RS1、RD1、RSP 以及 R8 到 R15 来引用。
[0143]标量浮点堆栈寄存器组(x87堆栈)845，在其上面使用了别名MMX打包整数平坦寄存器组850——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。
[0144]本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。
[0145]示例性核架构、处理器和计算机架构
[0146]处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括:1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括:1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU;以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括:1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
[0147]示例性核架构
[0148]有序和无序核框图
[0149]图9A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图9B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图9A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。
[0150]在图9A中，处理器流水线900包括取出级902、长度解码级904、解码级906、分配级908、重命名级910、调度(也称为分派或发布)级912、寄存器读取/存储器读取级914、执行级916、写回/存储器写入级918、异常处理级922和提交级924。
[0151]图9B示出了包括耦合到执行引擎单元950的前端单元930的处理器核990，且执行引擎单元和前端单元两者都耦合到存储器单元970。核990可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核990可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。
[0152]前端单元930包括耦合到指令高速缓存单元934的分支预测单元932，该指令高速缓存单元934耦合到指令转换后备缓冲器(TLB) 936，该指令转换后备缓冲器936耦合到指令取出单元938，指令取出单元938耦合到解码单元940。解码单元940 (或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核990包括(例如，在解码单元940中或否则在前端单元930内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元940耦合到执行引擎单元950中的重命名/分配单元952。
[0153]执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元952耦合至引退单元954和一个或多个调度器单元956的集合。调度器单元956表示任何数目的不同调度器，包括预留站、中央指令窗等。这些调度器单元956耦合到物理寄存器组单元958。每个物理寄存器组单元958表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元958包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元958与引退单元954重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元954和物理寄存器组单元958耦合到执行群集960。执行群集960包括一个或多个执行单元962的集合和一个或多个存储器访问单元964的集合。执行单元962可以对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元956、物理寄存器组单元958和执行群集960被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线一以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元964的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
[0154]存储器访问单元964的集合耦合到存储器单元970，该存储器单元970包括耦合到数据高速缓存单元974的数据TLB单元972，其中数据高速缓存单元974耦合到二级(L2)高速缓存单元976。在一个示例性实施例中，存储器访问单元964可以包括加载单元、存储地址单元和存储数据单元，这些单元中的每一个单元耦合到存储器单元970中的数据TLB单元972。指令高速缓存单元934还耦合到存储器单元970中的二级(L2)高速缓存单元976。L2高速缓存单元976耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
[0155]作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线900:1)指令取出938执行取出和长度解码级902和904 ；2)解码单元940执行解码级906 ；3)重命名/分配器单元952执行分配级908和重命名级910 ；4)调度器单元956执行调度级912 ；5)物理寄存器组单元958和存储器单元970执行寄存器读取/存储器读取级914 ；执行群集960执行执行级916 ；6)存储器单元970和物理寄存器组单元958执行写回/存储器写入级918 ;7)各单元可牵涉到异常处理级922 ;以及8)引退单元954和物理寄存器组单元958执行提交级924。
[0156]核990可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核990包括用于支持打包数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U = O和/或U= I))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。
[0157]应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用丨ntel?超线程化技术来同步多线程化)。
[0158]尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元934/974以及共享L2高速缓存单元976，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(LI)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
[0159]具体的示例性有序核架构
[0160]图10A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/o接口和其它必要的I/O逻辑通信。
[0161]图1OA是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1002的连接及其二级(L2)高速缓存1004的本地子集的框图。在一个实施例中，指令解码器1000支持具有打包数据指令集扩展的x86指令集。LI高速缓存1006允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(LI)高速缓存1006读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。
[0162]L2高速缓存的本地子集1004是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1004的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1004中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1004中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
[0163]图1OB是根据本发明的各实施例的图1OA中的处理器核的一部分的展开图。图1OB包括LI高速缓存1004的LI数据高速缓存1006A部分，以及关于向量单元1010和向量寄存器1014的更多细节。具体地说，向量单元1010是16宽向量处理单元(VPU)(见16宽ALU1028)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1020支持对寄存器输入的混合、通过数值转换单元1022A-B支持数值转换、并通过复制单元1024支持对存储器输入的复制。写掩码寄存器1026允许断言所得的向量写入。
[0164]具有集成存储器控制器和图形器件的处理器
[0165]图11是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器1100的框图。图11中的实线框示出具有单个核1102A、系统代理1100、一个或多个总线控制器单元1110的集合的处理器1100，而虚线框的可选附加示出具有多个核1102A-N、系统代理单元1110中的一个或多个集成存储器控制器单元1114的集合以及专用逻辑1108的替代处理器1100。
[0166]因此，处理器1100的不同实现可包括:1)CPU，其中专用逻辑1108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1102A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核1102A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1102A-N是多个通用有序核。因此，处理器1100可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1100可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCM0S、CM0S或NMOS等的多个加工技术中的任何一个技术将处理器1100实现在一个或多个衬底上。
[0167]存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1106的集合、以及耦合至集成存储器控制器单元1114的集合的外部存储器(未示出)。该共享高速缓存单元1106的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1112将集成图形逻辑1108、共享高速缓存单元1106的集合以及系统代理单元1110/集成存储器控制器单元1114互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元1106和核1102A-N之间的一致性(coherency)。
[0168]在一些实施例中，核1102A-N中的一个或多个核能够多线程化。系统代理1110包括协调和操作核1102A-N的那些组件。系统代理单元1110可包括例如功率控制单元(PCU)和显示单元。P⑶可以是或包括用于调整核1102A-N和集成图形逻辑1108的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
[0169]核1，102A-N在架构指令集方面可以是同构的或异构的；即，这些核1102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
[0170]示例性计算机架构
[0171]图12-15是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。
[0172]现在参见图12，所示为根据本发明的一个实施例的系统1300的框图。系统1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢1220。在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(GMCH) 1290和输入/输出中枢(1H) 1250(其可以在分开的芯片上)；GMCH1290包括存储器和图形控制器，存储器1240和协处理器1245耦合到该存储器和图形控制器；10H1250将输入/输出(I/O)设备1260耦合到GMCH1290。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器1240和协处理器1245直接耦合到处理器1210以及控制器中枢1220，控制器中枢1220与10H1250处于单个芯片中。
[0173]附加处理器1215的任选性质用虚线表示在图12中。每一处理器1210、1215可包括本文中描述的处理核中的一个或多个，并且可以是处理器1100的某一版本。
[0174]存储器1240可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1220经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1295与处理器1210、1215进行通信。
[0175]在一个实施例中，协处理器1245是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1220可以包括集成图形加速器。
[0176]在物理资源1210、1215之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。
[0177]在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1210将这些协处理器指令识别为应当由附连的协处理器1245执行的类型。因此，处理器1210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1245。协处理器1245接受并执行所接收的协处理器指令。
[0178]现在参考图13，所示为根据本发明的一实施例的更具体的第一示例性系统1300的框图。如图13所示，多处理器系统1300是点对点互连系统，并包括经由点对点互连1350耦合的第一处理器1370和第二处理器1380。处理器1370和1380中的每一个都可以是处理器1100的某一版本。在本发明的一个实施例中，处理器1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。
[0179]处理器1370和1380被示为分别包括集成存储器控制器(MC)单元1372和1382。处理器1370还包括作为其总线控制器单元的一部分的点对点(P-P)接口 1376和1378 ;类似地，第二处理器1380包括点对点接口 1386和1388。处理器1370、1380可以使用点对点(P-P)电路1378、1388经由P-P接口 1350来交换信息。如图13所示，IMC1372和1382将各处理器耦合至相应的存储器，即存储器1332和存储器1334，这些存储器可以是本地附连至相应的处理器的主存储器的部分。
[0180]处理器1370、1380可各自经由使用点对点接口电路1376、1394、1386、1398的各个P-P接口 1352、1354与芯片组1398交换信息。芯片组1390可以可选地经由高性能接口 1339与协处理器1338交换信息。在一个实施例中，协处理器1338是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。
[0181]共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
[0182]芯片组1390可经由接口 1396耦合至第一总线1316。在一个实施例中，第一总线1316可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。
[0183]如图13所示，各种I/O设备1314可以连同总线桥1318耦合到第一总线1316，总线桥1318将第一总线1316耦合至第二总线1320。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1315耦合到第一总线1316。在一个实施例中，第二总线1320可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1320，在一个实施例中这些设备包括例如键盘/鼠标1322、通信设备1327以及诸如可包括指令/代码和数据1328的盘驱动器或其它大容量存储设备的存储单元1330。此外，音频1/01324可以被耦合至第二总线1320。注意，其它架构是可能的。例如，代替图13的点对点架构，系统可以实现多分支总线或其它这类架构。
[0184]现在参考图14，所示为根据本发明的实施例的更具体的第二示例性系统1400的框图。图13和图14中的相同部件用相同附图标记表示，并从图14中省去了图13中的某些方面，以避免使图14的其它方面变得模糊。
[0185]图14示出处理器1370、1380可分别包括集成存储器和I/O控制逻辑(“CL”) 1372和1382。因此，CL1372、1382包括集成存储器控制器单元并包括I/O控制逻辑。图14不仅示出存储器1332、1334耦合至CL1372、1382，而且还示出I/O设备1414也耦合至控制逻辑1372、1382。传统I/O设备1415被耦合至芯片组1390。
[0186]现在参考图15，所示为根据本发明的一实施例的SoC1500的框图。在图11中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图15中，互连单元1502被耦合至:应用处理器1510，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1106 ;系统代理单元1110 ;总线控制器单元1116 ;集成存储器控制器单元1114 ;一组或一个或多个协处理器1520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1530 ;直接存储器存取(DMA)单元1532 ;以及用于耦合至一个或多个外部显示器的显示单元1540。在一个实施例中，协处理器1520包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。
[0187]本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
[0188]可将程序代码(诸如图13中示出的代码1330)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
[0189]程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。
[0190]至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
[0191]这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如:硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM);相变存储器(PCM);磁卡或光卡；或适于存储电子指令的任何其它类型的介质。
[0192]因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
[0193]仿真(包括二进制变换、代码变形等)
[0194]在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
[0195]图16是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出可以使用x86编译器1604来编译利用高级语言1602的程序，以生成可以由具有至少一个x86指令集核的处理器1606原生执行的x86 二进制代码1606。具有至少一个x86指令集核的处理器1616表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能:1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1604表示用于生成x86 二进制代码1606(例如，目标代码)的编译器，该二进制代码1606可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1616上执行。类似地，图16示出可以使用替代的指令集编译器1608来编译利用高级语言1602的程序，以生成可以由不具有至少一个x86指令集核的处理器1614(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1610。指令转换器1612被用来将x86 二进制代码1606转换成可以由不具有x86指令集核的处理器1614原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86 二进制代码1606的软件、固件、硬件或其组合。
【权利要求】
1.一种装置，包括: 执行单元，用于执行第一指令和第二指令，所述执行单元包括以下: i)输入寄存器空间，用于存储当执行所述第一指令时将被复制的第一数据结构，并且用于存储当执行所述第二指令时将被复制的第二数据结构，所述第一和第二数据结构都是打包数据结构，所述第一打包数据结构的数据值是所述第二打包数据结构的数据值的两倍大小，所述第一数据结构是所述第二数据结构的四倍大小； ii)复制逻辑电路，用于当执行所述第一指令时复制所述第一数据结构以便创建第一复制数据结构，并且用于当执行所述第二指令时复制所述第二数据结构以便创建第二复制数据结构。
2.如权利要求1所述的装置，其中所述第一复制数据结构包括所述第一数据结构的两个拷贝。
3.如权利要求1所述的装置，其中所述第二复制数据结构包括所述第二数据结构的八个拷贝。
4.如权利要求1所述的装置，其中所述第一打包数据结构的所述数据值是每个64比特并且所述第二打包数据结构的所述数据值是每个32比特。
5.如权利要求1所述的装置，其中所述执行单元进一步包括用于执行复制第三数据结构十六次的第三指令以便创建第三复制结构的逻辑，所述第三数据结构不是打包数据结构，所述第三数据结构具有其大小与所述第二数据结构的数据值大小相同的数据值。
6.如权利要求5所述的装置，其中所述第一打包数据结构的所述数据值是浮点数据值并且所述第二打包数据结构的所述数据值是浮点数据值。
7.如权利要求5所述的装置，其中所述第一打包数据结构的所述数据值是整型数据值并且所述第二打包数据结构的所述数据值是整型数据值。
8.一种方法，包括: 取出用于第一指令的第一数据结构，所述第一数据结构是第一打包数据结构； 通过在执行单元内复制所述第一数据结构来执行所述第一指令； 取出用于第二指令的第二数据结构，所述第二数据结构是第二打包数据结构，所述第一打包数据结构的数据值是所述第二打包数据结构的数据值的两倍大小，所述第一数据结构是所述第二数据结构的四倍大小； 通过在所述执行单元内复制所述第二数据结构来执行所述第二指令。
9.如权利要求8所述的方法，其中所述第一和第二数据值是浮点数据值。
10.如权利要求9所述的方法，其中所述第一数据值是64位并且所述第二数据值是32位。
11.如权利要求8所述的方法，进一步包括: 取出用于第三指令的第三数据结构，所述第三数据结构是未打包数据结构，所述第三数据结构的数据值具有与所述第二数据结构的数据值中的所述一个相同的大小； 通过在所述执行单元内复制所述第三数据结构十六次来执行所述第三指令。
12.如权利要求11所述的方法，进一步包括: 取出用于第四指令的第四数据结构，所述第四数据结构是打包数据结构，所述第四数据结构与所述第一数据结构大小相同，所述第四数据结构的数据值与所述第二数据结构的数据值大小相同； 通过在所述执行单元内复制所述第四数据结构两次来执行所述第四指令，所述第四数据结构的数据值具有与所述第二数据结构的数据值中的一个相同的大小。
13.如权利要求12所述的方法，其中所述第一、第二、第三和第四指令的所述数据值是浮点数据值。
14.如权利要求8所述的方法，进一步包括: 取出用于第三指令的第三数据结构，所述第三数据结构是打包数据结构，所述第三数据结构与所述第一数据结构大小相同，所述第三数据结构的数据值与所述第二数据结构的数据值大小相同； 通过在所述执行单元内复制所述第三数据结构两次来执行所述第三指令，所述第三数据结构的数据值具有与所述第二数据结构的数据值中的一个相同的大小。
15.一种装置,包括: 执行单元，用于执行第一指令和第二指令，所述执行单元包括以下:i)输入寄存器空间，用于存储为将被所述执行单元执行的多个指令中的每一个而将被复制的对应的数据结构，用于所述多个指令中的每一个的所述对应的数据结构包括用于第一指令的第一未打包数据结构；用于第二指令的第二未打包数据结构，其中所述第二未打包数据结构是所述第一未打包数据结构的两倍大小，用于第三指令的第三打包数据结构，其数据值与所述第一未打包数据结构大小相同，用于第四指令的第四打包数据结构，其数据值与所述第二未打包数据结构大小相同； ?)复制逻辑电路，用于:当执行所述第一指令时复制所述第一数据结构，当执行所述第二指令时复制所述第二数据结构，当执行所述第三指令时复制所述第三数据结构，当执行所述第四指令时复制所述第四数据结构。
16.如权利要求15所述的装置，其中所述第四指令的所述复制产生第四复制数据结构，所述第四复制数据结构包含所述第四数据结构的以下数量中任一数量的拷贝: 两个； 四个；
17.如权利要求16所述的装置，其中所述第三指令的所述复制产生第三复制数据结构，所述第三复制数据结构包含所述第三数据结构的以下数量中任一数量的拷贝: 两个； 四个； 八个。
18.如权利要求15所述的装置，其中所述第四打包数据结构具有以下数量中任一数量的数据值: 两个； 四个；
19.如权利要求18所述的装置，其中所述第三打包数据结构具有以下数量中任一数量的数据值: 两个； 四个； 八个。
20.如权利要求15所述的装置，其中所述第一数据结构是32位并且所述第二数据结构是64位。
【文档编号】G06F9/30GK104185837SQ201180075876
【公开日】2014年12月3日 申请日期:2011年12月23日 优先权日:2011年12月23日
【发明者】E·乌尔德-阿迈德-瓦尔, R·凡伦天, J·考博尔圣阿德里安, M·J·查尼, B·L·托尔 申请人:英特尔公司