一种嵌入式计算机系统的制作方法
【专利摘要】本实用新型提供一种嵌入式计算机系统，包括CPU1、动态存储器2、静态存储器3；所述一种嵌入式计算机系统还包括数据预处理模块4；所述动态存储器2和所述静态存储器3通过数据预处理模块4连接至CPU1。所述数据预处理模块4包括数据总线401、第一数据选择402、第二数据选择403、逻辑运算单元404、缓冲405、控制406；所述数据预处理模块4为全定制的SOC（System?On?Chip）芯片或半定制的FPGA(Field?Programmable?Gate?Array)和DSP（Digital?Signal?Processer）芯片。本实用新型具有以下优点：实现方式简单，提高了CPU的工作效率，增强了整个嵌入式计算机系统的数据处理能力。
【专利说明】 一种嵌入式计算机系统
【技术领域】
[0001]本实用新型涉计算机领域，尤其涉及用于嵌入式计算机系统。
【背景技术】
[0002]随着电子技术的发展，移动电子设备越来越普及和重要。由于计算机系统通常嵌入到移动电子设备中，因此被称为嵌入式计算机。
[0003]嵌入式计算局包括CPU、存储单元、接口单元等模块。传统的嵌入式计算机CPU的处理的数据直接给存储单元进行存储。由于嵌入式计算机系统的CPU的功能有限，处理和存储较多的数据，CPU与存储器之间大量数据的传输交换会加重CPU的负担，造成速度降低，效率低下。传统的嵌入式计算机如图1所示(这里指显示CPU与存储单元及其之间的关系，其它模块为画出)。而传统的改进如中国专利200610142050.9只是在CPU和存储单元加入了管理程序区块和管理控制单元，它并没有降低CPU与存储器之间的数据传输量，从业也并没有降低CPU的负担。
【发明内容】
[0004]为解决传统嵌入式计算机系统系统的大数据处理存储时导致的CPU负担过重、效率低下的问题，本实用新型提供一种嵌入式计算机系统，能解决上述问题，速度快且实现简单。
[0005]本实用新型的解决方案如下:
[0006]一种嵌入式计算机系统，包括CPUl、动态存储器2、静态存储器3 ;所述一种嵌入式计算机系统还包括数据预处理模块4 ;所述动态存储器2和所述静态存储器3通过数据预处理模块4连接至CPUl。
[0007]所述数据预处理模块4包括数据总线401、第一数据选择402、第二数据选择403、逻辑运算单元404、缓冲405、控制406 ;所述数据总线401用于连接CPUl与动态存储器2和静态存储器3 ;所述数据总线401通过所述第二数据选择模块403连接至所述缓冲405 ;所述缓冲405输出连接至所述逻辑运算单元404 ;所述逻辑运算单元404通过第一数据选择模块402连接到所述数据总线401 ;所述控制模块406分别连接所述第一数据选择402、所述第二数据选择403、所述逻辑运算单元404和所述缓冲405模块；CPU1的命令线连接至控制模块406。
[0008]所述数据预处理模块4为全定制的SOC (System On Chip)芯片。
[0009]所述数据预处理模块4为半定制的FPGA (Field Programmable Gate Array)或DSP (Digital Signal Processer)芯片。
[0010]所述逻辑运算单元404能够做简单的数据逻辑运算。
[0011]本实用新型具有以下优点:
[0012]实现方式简单，提高了 CPU的工作效率，增强了整个嵌入式计算机系统的数据处理能力。
[0013]【【专利附图】
【附图说明】】
[0014]图1为传统的嵌入式计算机系统。
[0015]图2为本实用新型提出的嵌入式计算机系统
[0016]图3为本实用新型提出的嵌入式计算机系统的数据预处理模块原理图。
[0017]【【具体实施方式】】
[0018]本实用新型一种嵌入式计算机系统如图2所示。在传统嵌入式计算机系统基础上做了改进。它包括CPUl、动态存储器2、静态存储器3、数据预处理模块4，动态存储器2、静态存储器3通过数据预处理模块4连接至CPUl。它的具体工作过程如下:CPU1的数据经数据预处理模块4发给动态存储器2和静态存储器3。动态存储器2和静态存储器3中的数据的一些简单的逻辑运算(例如与、或、非等)不需要发给CPUl处理，而是直接由数据预处理模块4运算处理后在传给CPUl做更复杂的运算或在存入存储器等待CPUl需要时取出。这里的数据预处理模块4具有简单的逻辑运算功能，在接受CPUl的命令后可以对数据进行运算处理。
[0019]数据预处理模块4的原理图如图3所示。它包括数据总线401、数据选择402、数据选择403、逻辑运算单元404、缓冲405、控制406。数据总线401用于连接图2中的CPUl和存储器(动态存储器2和静态存储器3)，数据总线401通过数据选择模块403连接至缓冲405，缓冲405输出连接至逻辑运算单元404，逻辑运算单元404再通过数据选择模块402连接到数据总线401。控制模块406分别连接至上述模块，图2中的CPUl通过图3的命令线给控制模块406发送命令。逻辑运算单元404能够做简单的数据逻辑运算(例如与、或、非等)即可。
[0020]具体工作过程如下:当CPUl给存储器(动态存储器2和静态存储器3)传输数据时，直接通过数据总线401传送。当存储器(动态存储器2和静态存储器3)的数据需要进行简单的逻辑运算时，CPUl通过命令线给控制模块406，控制模块406决定数据选择模块403将存储器(动态存储器2和静态存储器3)传到数据总线401的数据经缓冲405输出连接至逻辑运算单元404 (控制模块406预先使缓冲405和逻辑运算单元40处在工作状态4)，控制模块406打开数据选择模块402，将经逻辑运算单元404处理过的数据通过数据总线401输出给CPUl或存储器(动态存储器2和静态存储器3)。数据送给输出给CPUl还是存储器由CPUl通过发送给存储器和数据预处理模块4的命令决定。
[0021]数据预处理模块4可以是全定制的SOC (System On Chip)芯片，也可以是半定制的 FPGA (Field Programmable Gate Array)或 DSP(Digital Signal Processer)芯片。根据成本或实际需要的不同而选择。
[0022]通过上述的处理，使CPU能够处理更多的数据，提高了嵌入式计算机的效率。
【权利要求】
1.一种嵌入式计算机系统，包括CPU (I)、动态存储器(2)、静态存储器(3);其特征在于:所述一种嵌入式计算机系统还包括数据预处理模块(4);所述动态存储器(2)和所述静态存储器(3)通过数据预处理模块(4)连接至CPU (I);所述数据预处理模块(4)包括数据总线(401)、第一数据选择(402 )、第二数据选择(403 )、逻辑运算单元(404)、缓冲(405 )、控制(406)；所述数据总线(401)用于连接CPU (I)与动态存储器(2)和静态存储器(3);所述数据总线(401)通过所述第二数据选择模块(403)连接至所述缓冲(405);所述缓冲(405)输出连接至所述逻辑运算单元(404);所述逻辑运算单元(404)通过第一数据选择模块(402)连接到所述数据总线(401);所述控制模块406分别连接所述第一数据选择(402)、所述第二数据选择(403)、所述逻辑运算单元(404)和所述缓冲(405)模块；CPU (I)的命令线连接至控制模块(406)。
2.如权利要求1所述一种嵌入式计算机系统，其特征在于:所述数据预处理模块(4)为全定制的SOC (System On Chip)芯片。
3.如权利要求1所述一种嵌入式计算机系统，其特征在于:所述数据预处理模块(4)为半定制的 FPGA (Field Programmable Gate Array)或 DSP (Digital Signal Processer)-H-* I I心/T o
4.如权利要求1所述一种嵌入式计算机系统，其特征在于:所述逻辑运算单元(404)能够做简单的数据逻辑运算。
【文档编号】G06F1/16GK204009661SQ201420059386
【公开日】2014年12月10日 申请日期:2014年2月9日 优先权日:2014年2月9日
【发明者】吴艳平, 于艳华, 许春艳, 孙佳帝 申请人:长春职业技术学院（长春市职业技术教育中心长春市财政学校）