本申请要求(2015年3月3日提交的)美国申请第14/637,117号的优先权，其全部通过引用合并于此。
技术领域：
：本申请大体涉及电子设备中的监视操作。更具体地，本申请涉及动态地监视电子设备中的电流消耗。
背景技术：
：：电子设备通常包括一个或多个稳压器(regulator)。稳压器被设计为产生稳定的电压以对电子设备中的负载供电。在负载过多的情况下，由稳压器产生的电压可能下降。为了避免发生此情况，监视在稳压器的输出处的电压以确定何时负载过多。技术实现要素：根据一个方面，公开了监视设备。该监视设备配置为监视在稳压器的输出上的电流消耗，该稳压器配置为产生用于电子设备的稳压电压。该监视设备包括：模拟模块，配置为感测在所述稳压器的输出上的电流，并且产生感测的电流的数字表示；以及数字模块。该数字组件配置为：输入感测的电流的所述数字表示；确定所述数字表示是否指示过多电流汲取；以及响应于确定所述数字表示指示过多电流汲取，产生中断，所述中断向所述电子设备的控制器指示复位或者修改所述电子设备的部分或者全部的操作。根据另一方面，公开了芯片上系统。该芯片上系统包括：稳压器，包括稳压电压输出；电流感测和数字转换模块，配置为感测在所述稳压电压输出上的电流并且产生感测的电流的数字表示；数字表示分析组件，配置为分析所述数字表示并且产生中断；以及性能监视单元，配置为输入该中断并且响应于接收到所述中断而修改所述系统的至少一部分的操作。根据另一方面，公开了用于监视稳压器的输出上的电流消耗的方法。所述方法包括：感测在所述稳压器的输出上的电流；至少部分地基于感测的电流产生所述电流的数字表示；分析所述数字表示；将所述数字表示的分析与阈值比较；基于所述分析与所述阈值的比较确定是否产生中断；响应于确定要产生中断，产生所述中断，所述中断指示修改所述电子设备的操作。在查看以下附图、详细描述和权利要求书时，其他特征和优点将变得显而易见。另外，公开了其他实施例，区别每个实施例可以单独使用或者组合在一起使用。现在将参考附图详细描述实施例。附图说明参考以下附图和描述可以更好地理解该系统。在附图中，在不同的视图中类似的参考标记指定相应的部分。图1A是示例非易失性存储器系统的框图。图1B是临时示例的存储模块的框图。图1C是例示分层存储系统的框图。图2A是例示非易失性存储器系统的控制器的示例组件的框图。图2B是例示非易失性存储器存储系统的非易失性存储器的示例组件的框图。图3例示芯片上系统(SoC)的框图。图4例示如图3所示的模拟组件的部分的框图。图5例示图3中所示的CM数字核心的框图。图6例示可以包括模拟组件和数字组件的监视设备基于感测的电流确定是否产生中断的示例的流程图。具体实施方式电子设备可以依靠一个或多个稳定的稳压电压来进行其操作。稳压电压可以由各种电子组件产生。一种类型的电子组件是稳压器。稳压器配置为维持恒定的电压电平。稳压器可以按几种方式来设计，诸如通过使用前馈设计或这通过使用负反馈控制循环。一种具体类型的稳压器是低压差(LDO)稳压器。LDO稳压器是即使当供应电压非常接近输出电压时也可以调整(regulate)输出电压的DC线性稳 压器。预期到其他类型的稳压器。由稳压器输出的电压可以被供应到各种电子设备。一种类型的电子设备是存储设备。同样预期到其他类型的电子设备。以下更详细地讨论，存储设备可以包括各种模块或者功能部分。例如，复杂的芯片上系统(SoC)设计可以具有许多功耗模块。一个这样的功耗模块可以包括错误校正码(ECC)核心，诸如低密度奇偶校验(LDPC)。稳压器可以按几种方式之一设计以服务于电子设备的不同模块或者功能部分。按一种方式，稳压器可以被设计为具有高余量，使得即使当电子设备的大部分(或者全部)的不同模块依靠稳压电压时稳压器也可以输出足够的电压。然而，由于得到的稳压器的尺寸，设计足以对电子设备中的所有模块供电的稳压器可能不可行。按另一方式，稳压器可以被设计为具有低余量，由此得到较小的覆盖区(例如，实现硅面积优化以及限制应该由主机设备和稳压器两者供应的最大功率)。在这点上，当电子设备的大多数或者全部不同的模块依靠稳压电压时，被设计为具有低余量的稳压器不能输出足够的电压。由于具有较小覆盖区的稳压器，当稳压器的输出负载超过其限制时，电子设备可能故障。此外，因而，稳压器的输出电压可能下降到最小允许供应电压电平以下。可以按几种方式监视稳压器的输出。在一个实施例中，可以监视稳压器的输出电压。更具体地，响应于确定输出电压下降到最小预定允许供应电压电平，通电复位(POR)电路将电子设备复位。在另一实施例中，可以监视由稳压器输出的电流。在更具体地实施例中，可以使用两个组件调整该输出电流：模拟电流感测及转换到数字信号组件；以及产生中断的数字组件。如以下更详细地讨论的，模拟电流感测及转换到数字信号组件可以测量稳压器的负载，并且产生指示所测量的负载的数字信号分量。该数字组件可以将该数字信号分量与阈值(诸如预定的阈值或者动态设置的阈值)比较并且基于该比较产生对功率管理单元的中断。响应于接收到该中断，功率管理单元可以将电子设备的部分或者全部复位(例如关闭电子设备中的一个或多个模块)或者可以修改电子设备的部分或者全部的操作(例如降低时钟频率)。如以上所述，各种电子设备可以使用稳压电压。使用稳压电压的一种类型的电子设备是存储器系统，以下讨论关注于存储器系统。因此，在一个实 施例中，模拟电流感测及转换到数字信号组件以及产生中断的数字组件可以与存储器系统一起(或者在存储器系统内)使用。在一个替换实施例中，模拟电流感测及转换到数字信号组件以及产生中断的数字组件可以与其他电子设备一起(或者在其他电子设备内)使用。公开的两种类型的电子设备仅仅是用于例示目的。预期到其他类型的电子设备。在这点上，在此指向存储器系统的任何讨论同样可以应用于其他电子设备。图1A是例示非易失性存储器系统的框图。非易失性存储器系统100包括控制器102和可以由一个或多个非易失性存储器裸片104构成的非易失性存储器。控制器102和非易失性存储器裸片104之一或者两者可以使用稳压电压。如在此使用的，术语裸片指代在单个半导体基板上形成的非易失性存储器单元集以及用于管理那些非易失性存储器单元的物理操作的相关电路。控制器102与主机系统相接口并且向非易失性存储器裸片104发送用于读取、编程和擦除操作的命令序列。控制器102(其可以是快闪存储器控制器)可以采取处理电路、微处理器或处理器以及计算机可读介质的形式，该计算机可读介质存储可由例如(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入微控制器执行的计算机可读程序代码(例如软件或固件)。控制器102可以配置有硬件和/或固件以进行以下所述以及在流程图中示出的各种功能。而且，被示出为在控制器内部的一些组件也可以存储在控制器外部，并且可以使用其他控制组件。另外，短语“操作地与…...通信”可以意味着直接与之通信或者经过一个或多个组件间接(有线或无线)与之通信，这可能有或者可能没有在此示出或描述。如在此使用的，快闪存储器控制器是管理在快闪存储器上存储的数据并且与诸如计算机或者电子设备的主机通信的设备。除了在此所述的具体功能性之外，快闪存储器控制器还可以具有各种功能性。例如，快闪存储器控制器可以对快闪存储器格式化以确保存储器恰当地操作、标出坏的快闪存储器单元以及分配空闲单元以替换将来故障的单元。空闲单元的一些部分可以用于保持固件以操作快闪存储器控制器以及实现其他特征。在操作中，当主机需要从快闪存储器读取数据或者向快闪存储器写入数据时，其将与快闪存储器控制器通信。如果主机提供了数据将被读取/写入的逻辑地址，快闪存储器控制器可以将从主机接收到的逻辑地址转换为快闪存储器中的物理地址。 (可替换地，主机可以提供物理地址)。快闪存储器控制器还可以进行各种存储器管理功能，诸如但不限于磨损均衡(分发写入以避免否则将被重复地写入的存储器的特定块的磨损)和垃圾收集(在块满了以后，仅将有效页的数据移动到新块，使得可以擦出并重新使用完整块)。非易失性存储器裸片104可以包括任何适当的非易失性存储介质，包括NAND快闪存储器单元和/或NOR快闪存储器单元。非易失性存储器裸片104的一个示例可以包括存储器集成电路芯片。存储器单元可以采取固态(例如快闪)存储器单元的形式并且可以是一次可编程的、几次可编程的或者多次可编程的。存储器单元还可以是已知的或者以后发展的单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或者使用其他存储器单元级技术。而且，存储器单元可以以二维或者三维方式制造。控制器102和非易失性存储器裸片104之间的接口可以是任何适当的快闪接口，诸如ToggleMode200、400或800。在一个实施例中，存储器系统100可以是基于卡的系统，诸如安全数字(SD)或者微安全数字(微SD)卡。在一个可替换实施例中，存储器系统100可以是嵌入式存储器系统的部分。尽管在图1A所示的例子中非易失性存储器系统100包括在控制器102和非易失性存储器裸片104之间的单个通道，但是在此描述的主题不限于具有单个存储器通道。例如，在诸如图1B-C所示的一些NAND存储器系统架构中，取决于控制器性能，2、4、8或更多NAND通道可以存在于控制器和NAND存储器设备之间。在在此所述的任意实施例中，多于单个通道可以存储在控制器和存储器裸片之间，即使在图中示出了单个通道。图1B例示包括多个非易失性存储器系统100的存储模块200。这样，存储模块200可以包括与主机以及与存储系统204相接口的存储控制器202，存储系统204包括多个非易失性存储器系统100。存储控制器202和非易失性存储器系统100之间的接口可以是总线接口，诸如串行高级技术附件(SATA)或者外围组件接口快速(PCIe)接口。在一个实施例中，存储模块200可以是诸如在诸如膝上型计算机和平板计算机的便携式计算设备中找到的固态驱动器(SSD)。图1C是例示分层存储系统的框图。分层存储系统210包括多个存储控制器202，其每个控制各自的存储系统204。主机系统212可以经由总线接口访问分层存储系统内的存储器。在一个实施例中，总线接口可以是非易失性存 储器快速(NVMe)或者以太网上的光纤通道(FCoE)接口。在一个实施例中，图1C所示的系统可以是诸如将在数据中心或者需要大容量存储的其他位置中找到的可由多个主机计算机访问的可机架安装的(rackmountable)大容量存储系统。图2A是更详细地例示控制器102的示例组件的框图。控制器102包括与主机相接口的前端模块108、与一个或多个非易失性存储器裸片104相接口的后端模块110、以及进行现在将详细描述的功能的各种其他模块。例如，模块可以采取被设计用于与其他组件一起使用的封装的功能硬件单元、可由通常进行相关功能中的特定功能的(微)处理器或者处理电路执行的程序代码(例如软件或固件)的一部分、或者与更大的系统相接口的自包含的硬件或者软件组件的形式。控制器102的模块可以包括模拟电流感测/转换模块111和数字信号分析模块112。如以下更详细地说明的，模拟电流感测/转换模块111可以感测来自稳压器119的输出(诸如稳压器119的电压输出)的模拟电流并且可以将感测的模拟电流转换为数字表示。数字信号分析模块112配置为接收该数字表示以分析该数字表示(诸如在数字表示的一部分期间对系统时钟周期的数量进行计数)，并且基于该分析确定是否产生中断(诸如将计数的系统时钟周期的数量与阈值比较)。尽管在一些实现方式中该模拟电流感测/转换模块111和数字信号分析模块112可以是控制器102的部分，但是在其他实现方式中，该模拟电流感测/转换模块111和数字信号分析模块112的全部或者一部分可以是与控制器102分离的离散组件，其余控制器102相接口。例如，数字信号分析模块112可以被包括在控制器102内，而模拟电流感测/转换模块111可以与控制器102分离并且提供该数字表示作为向控制器102的输入。再次参考控制器102的模块，缓冲器管理器/总线控制器114管理随机存取存储器(RAM)116中的缓冲器并且控制控制器102的内部总线仲裁。只读存储器(ROM)118存储系统引导代码。尽管在图2A中示出为与控制器102分离地定位，但是在其他实施例中，RAM116和ROM118之一或两者可以位于控制器内。在其他实施例中，RAM和ROM的部分可以位于控制器102内以及在控制器之外。此外，在一些实现方式中，控制器102、RAM116和ROM118可以位于单独的半导体裸片上。前端模块108包括提供与主机或者下一级存储控制器的电接口的主机接 口120和物理层接口(PHY)122。主机接口120的类型的选择可以取决于所使用的存储器的类型。主机接口120的例子包括但不限于SATA、SATAExpress、SAS、光纤通道、USB、PCIe和NVMe。主机接口120通常促进数据、控制信号和定时信号的传送。后端模块110包括错误校正控制器(ECC)引擎124，其对从主机接收的数据字节编码，并且对从非易失性存储器读取的数据字节解码并错误校正。命令排序器126产生要传输到非易失性存储器裸片104的命令序列，诸如编程和擦除命令序列。RAID(独立驱动器的冗余阵列)模块128管理RAID奇偶校验位的传输以及失败数据的恢复。RAID奇偶校验位可以被用作被写入非易失性存储器系统100中的数据的另外级别的完整性保护。在一些情况下，RAID模块128可以是ECC引起124的部分，存储器接口130提供到非易失性存储器裸片104的命令序列并且从非易失性存储器裸片104接收状态信息。在一个实施例中，存储器接口130可以是双数据速率(DDR)接口，诸如ToggleMode200、400或800接口。快闪控制层132控制后端模块110的整体操作。图2A所示的系统100的另外的组件包括介质管理层138，其进行非易失性存储器裸片104的存储器单元的磨损均衡。系统100还包括其他离散的组件140，诸如外部电接口、外部RAM、电阻器、电容器或者可以与控制器102相接口的其他组件。在可替换的实施例中，物理层接口122、RAID模块128、介质管理层138和缓冲器管理/总线控制器114的一个或多个是可选的组件，它们不是控制器102中所必需的。图2B是更详细地例示非易失性存储器裸片104的示例组件的框图。非易失性存储器裸片104包括外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包括用于存储数据的非易失性存储器单元。非易失性存储器单元可以是任何适当的非易失性存储器单元，包括以二维和/或三维配置的NAND快闪存储器单元和/或NOR快闪存储器单元。外围电路141包括向控制器102提供状态信息的状态机152。非易失性存储器裸片104还包括用于在非易失性存储器阵列142内寻址的地址解码器148、150以及缓存数据的数据缓存器156。图3例示芯片上系统(SoC)300的框图。SoC是将电子设备的一些或所有组件集成到单个芯片中的集成电路的一个示例。如图3所示，SoC300包 括在单个芯片基板上的模拟和数字功能两者。SoC300包括模拟组件310和数字组件350。如图3所示，模拟组件310配置为感测从LDO稳压器输出的电流并且产生数字表示。该数字表示的部分或者全部可以基于感测的电流。在一个实施例中，该数字表示的部分或者全部与感测的电流成反比。在一个可替换的实施例中，该数字表示的部分或者全部与感测的电流成正比。该数字表示然后被输入到数字组件350用于分析。更具体地，模拟组件310包括LDO稳压器320和电流感测&转换核心330。如上所述，一种类型的稳压器是LDO稳压器。在这点上，尽管在图3中例示了LDO稳压器，但是预期到其他类型的稳压器。此外，尽管图3例示了模拟组件310包括所有的LDO稳压器320，但是少于所有的LDO稳压器320可以被包括在模拟组件310中。如以下更详细地讨论的，LDO稳压器320可以包括一个或多个输出线，稳压电压(或多个稳压电压)在该输出线上。电流感测&转换组件330可以感测在LDO稳压器320的输出线之一、一些或所有上的电流。这在图3中例示为输入到电流感测&转换组件330的电流(I)输入。如以下更详细地讨论的，电流感测&转换组件330配置为进行两个功能：(i)感测电流(I)；以及(ii)将感测的电流转换为数字表示。作为电流感测&转换组件330的输出生成该数字表示，如图3所示。数字组件350包括电流测量(CM)数字核心360和性能监视单元(PMU)370。CM数字核心360配置为输入该数字表示以分析该数字表示，并且基于该分析产生用于输出到PMU370的中断。如以下更详细地讨论的，CM数字核心360可以通过确定关于由稳压器输出汲取的电流量的指示来分析该数字表示。PMU370可以接收由CM数字核心360产生的中断。响应于接收到该中断，PMU370可以进行包括以下的一个或多个动作：复位SoC300的部分或全部；或者修改SoC300的部分或全部的操作。例如，PMU370可以禁用或者复位整个SoC300。作为另一示例，PMU370可以禁用或复位少于全部的SoC300，诸如仅禁用或复位SoC300的一个组件。如上所述，存储设备可以包括ECC核心。响应于接收到该中断，PMU370可以仅用该ECC核心。此外，在更具体地实施例中，响应于接收到来自CM数字核心360的第一中断，PMU370可以首先禁用少于所有的SoC300，诸如ECC核心。响应于来自CM数字核心360的第二中断，PMU370然后可以禁用整个SoC300。作 为再一示例，响应于接收到该中断，PMU370可以修改SoC300的部分或全部的操作，诸如降低SoC300的系统时钟。PMU370可以包括硬件、固件或者硬件和固件的组合。图4例示图3所示的模拟组件的包括LDO输出功率PMOS400和模拟电流感测及测量组件420的部分的框图。LDO输出功率PMOS400例示了产生输出电流Iload的电路元件(PMOS晶体管)。模拟电流感测及测量组件420包括电流镜，其对从稳压器输出的电流镜像。更具体地，图4将电流镜例示为PMOS晶体管430，其相对于PMOS晶体管400而定大小。在一个实施例中，PMOS晶体管430比PMOS400小N倍，得到镜像的电流是Iload/N。在这点上，诸如通过选择较大的N显著降低反映的电流允许选择的电容器(电容器440，以下讨论)具有较低的值，由此节省硅面积。模拟电流感测和测量组件420还基于镜像的电流产生数字表示。在一个实施例中，如图4所示，通过使用电容器440、NMOS晶体管450和放大器460产生该数字表示。镜像的电流对电容器440充电，在节点V(+)处的电路的充电由图4中所会的锯齿波表示。当V(+)处的电压等于Vref时，放大器460接通(输出逻辑1)，由此导通NMOS晶体管450，转而对电容器440放电。因此，在Vout处的电压在图4中例示为具有两个单独的时段：(1)处于逻辑1的第一时段，其中NMOS晶体管导通并且电容器正放电；(2)处于逻辑0的第二时段，在此期间电容器正被充电到Vref。第一时段是恒定的，取决于NMOS晶体管450和电容器440。第二时段与LDO输出电流成反比。在这点上，该数字表示的仅一部分取决于LDO输出电流。因此，如果LDO输出电流较大，则第二时段较短。相反，如果LDO输出电流较小，则第二时段较长。因此，在一个实施例中，该数字表示的一部分(例如第二时段)与LDO输出电流成反比。在Vout处的电压是被发送到CM数字核心500的LDO输出电流的数字表示的示例。Vout的数字表示仅仅是用于例示目的。预期到Iload的其他数字表示。例如，在一个可替换实施例中，该数字表示的一部分可以与LDO输出电流成正比。模拟电流感测和测量组件420的值的示例包括：Vref＝.85V；以及电容器440～＝27pF。给出这些值，第一时段的持续时间是～10纳秒，并且第二时段的持续时间是(以120mA的LDO电流)～1微秒。这些值仅仅是用于例示目的。 预期到其他值。图5例示如图3所示的CM数字核心500的框图。一个或多个信号可以从模拟电流感测和测量组件420传输。如图5所示，来自模拟电流感测和测量组件420的数字信号(Vout)可以被输入到CM数字核心500。如上所述，(在时间“t”例示的)数字信号的一部分与Iload成反比。在一个可替换实施例中，该数字信号的部分或者全部可以与Iload成正比。在一个实施例中，也可以输入诸如系统时钟的另一信号。系统时钟可以经由数字组件350的部分被路由到CM数字核心500。CM数字核心500可以分析来自模拟电流感测和测量组件420的数字信号。由CM数字核心500进行的分析可以包括基于对来自模拟电流感测和测量组件420的数字信号的分析确定Iload的指示。在一个实施例中，该分析可以报考计数器逻辑530，其配置为在时间段“t”期间对系统时钟周期的数量进行计数(指示为“n”个时钟周期)。在时间段“t”期间的计数是由CM数字核心500进行的分析的一个示例。预期到其他形式的分析。在这点上，计数器逻辑530可以将计数的时钟周期的数量输出到一个或多个模块，诸如比较器最小&最大530和比较器阈值540。比较器阈值540可以将系统时钟周期的数量与阈值比较。如图5所示，由比较器阈值540使用的阈值可以由阈值575提供。存储在阈值575中的阈值可以是预定的且静态的，或者可以是动态确定的。在一个实施例中，该阈值是预定的且静态的。更具体地，该阈值可以在制造时被预编程到监视设备的存储器中。在一个可替换实施例中，该阈值可以是动态确定的。在第一个更具体的实施例中，可以基于电子设备的电流操作动态地确定阈值。例如，电子设备可以包括多个组件，每个组件需要一定量的功率(或电流)。监视设备可以确定多个组件中的哪个在电流操作，并且基于该确定计算达到电流操作要求所需的阈值。更具体地，不同的组件可能需要不同的操作电压来恰当地运作。作为一个示例，第一组件可能需要1.1V的稳定电压，而第二组件可能需要1.06V的稳定电压。响应于确定仅第二组件正在操作，可以动态地选择阈值使得仅当感测的电流指示不能达到至少1.06V的稳定电压时产生中断。在这点上，与之可以基于哪个组件当前在操作而改变。在第二个更具体的实施例中，阈值可以基于一个或多个查找表而确定。在制造时，存储器可以被编程 有电子设备的特性。该特性可以包括操作的类型(例如“快”系统或者“慢”系统)或者可以包括操作所需的电压(例如1.1V)。此外，查找表可以将特性与阈值相关。例如，查找表可以将“快”系统与第一阈值相关并且将“慢”系统与第二阈值相关。在实践中，监视设备可以访问存储器以确定特性的值(例如“快”系统)并且在查找表中使用该特性的值来确定阈值。取决于数字信号的类型，比较器阈值540可以进行与由阈值575提供的阈值的不同比较。如以上关于图4所述，先前被描述为数字表示中的第二时段的时间段“t”与Iload成反比。因此，当Iload较高时，系统时钟周期的数量(n)将较低。在这点上，比较器阈值540可以将系统时钟周期的数量(n)与阈值比较以确定系统时钟周期的数量(n)是否小于该阈值。响应于确定系统时钟周期的数量(n)小于该阈值，比较器阈值530可以产生对PMU的中断。在其中数字表示与Iload成正比的可替换实施例中，比较器阈值540可以比较系统时钟周期的数量(n)是否大于阈值，并且响应于确定系统时钟周期的数量(n)大于该阈值，比较器阈值可以产生对PMU的中断。计数器逻辑530同样可以向一个或多个寄存器输出计数值，诸如当前计数器值555和上一计数器值560。分别地，当前计数器值555存储由计数器逻辑530产生的计数器的当前值并且上一计数器值560存储由计数器逻辑530产生的计数器的先前值。例如，存储在当前计数器值555中的值可以在数字表示的时间“t”期间随着计数器计数而递增。当数字信号中的逻辑“1”被识别时，存储在当前计数器值55中的值可以被传送到上一计数器值560中。因此，在一个实施例中，由计数器逻辑530产生的值与存储在阈值575中的值比较。在更具体的实施例中，存储在上一计数器值560中的值与存储在阈值575中的值比较。如以下更详细地讨论的，存储器件的另一部分、诸如固件可以分析计数器的当前和先前的值。此外，比较器最小&最大(minimum&maximum)530可以确定计数器值是否小于先前确定的最小计数器值或者大于先前确定的最大计数器值。具体地，计数器逻辑530可以将计数器值输入到比较器最小&最大530。类似地，分别在寄存器565和570中存储先前确定的最小计数器值和最大计数器值的寄存器同样被输入到比较器最小&最大530。以此方式，比较器最小&最大530可以比较计数器值以确定其是否小于先前确定的最小值(如由寄存器565所指示的)或者大于先前确定的最大值(如由寄存器570所指示的)。响应于比 较器最小&最大530确定计数器值小于先前确定的最小值，比较器最小&最大530用该计数器值更新寄存器565。类似地，响应于比较器最小&最大530确定计数器值大于先前确定的最大值，比较器最小&最大530用该计数器值更新寄存器570。如以下更详细地讨论的，存储在寄存器565和570中的值可以用于确定存储在寄存器575中的阈值。图6例示包括模拟组件和数字组件的监视设备基于感测的电流确定是否产生中断的示例的流程图600。在602，在稳压器输出处感测电流。如上所述，可以按各种方式感测该电流，诸如通过使用电流镜。在604，至少部分地基于感测的电流产生数字表示。如上所述，该数字表示可以与感测的电流成正比或者成反比。此外，该数字表示的部分或者全部可以基于感测的电流。例如，在一个实施例中，该数字表示的仅一部分而不是全部可以基于感测的电流。在606，可以分析该数字表示的部分或全部。如上所述，可以按各种方式进行该数字表示的分析。例如，在其中数字表示的仅一部分基于感测的电流的实施例中，仅分析该部分。该分析可以包括例如对在数字表示的该部分期间的系统时钟脉冲的数量进行计数。在608，基于该分析确定是否产生中断。如上所述，可以按几种方式之一进行是否产生中断的确定。在一个实施例中，在606进行的分析可以与阈值比较以确定是否产生中断。该阈值可以是预定的且静态的，或者可以动态选择。此外，在一个实施例中(其中该数字表示与感测的电流成反比)，当在606处进行的分析是小于阈值时触发该中断。在一个可替换实施例中(其中数字表示与感测的电流成正比)，当在606处进行的分析是大于该阈值时触发该中断。在这点上，想象到各种类型的比较。在一个更具体的实施例中，其中分析包括对在该数字表示的部分期间计数的系统时钟脉冲的数量进行计数，系统时钟脉冲的数量与阈值比较。在其中该数字表示与感测的电流成反比的实例中，如果系统时钟脉冲的数量小于阈值则触发中断。响应于确定不产生中断，流程图600循环回到602。响应于确定产生中断，流程图循环回610。在610，产生中断。在其中数字组件是与电子设备的可中分离的组件的实例中，该中断可以包括输入到控制器的信号，该信号向控制器指示该中断。在其中该数字组件被集成在电子设备的控制器内的实例中，该中断可以包括 对控制器的另一部分的软件中断，该软件中断向控制器的另一部分指示已经发生了中断。不管中断的形式如何，电子设备的控制器可以响应于接收到该中断而进行一个或多个动作。在一个实施例中，该控制器可以终止电子设备的部分或全部的操作。例如，控制器可以仅终止电子设备的一个组件的操作。在具有ECC引擎的存储设备的例子中，控制器可以终止该ECC引擎的操作。在一个可替换实施例中，该控制器可以修改电子设备的部分或全部的操作。例如，控制器可以修改时钟的操作，诸如降低时钟的速度。在本申请中，诸如在本申请中描述的那些的半导体存储器系统可以包括诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)的易失性存储器系统、诸如电阻性随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、快闪存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)的非易失性存储器以及能够存储信息的其他半导体元件。每种类型的存储器系统可以具有不同的配置。例如，快闪存储器系统可以以NAND或者NOR配置来配置。存储器系统可以由无源和/或有源元件以任意组合而形成。通过非限制性的例子，无源半导体存储器元件包括ReRAM器件元件，其在一些实施例中包括电阻率切换存储元件，诸如反熔丝、相变材料等，并且可选地包括诸如二极管等的操纵元件。进一步通过非限制性的例子，有源半导体存储器元件包括EEPROM和快闪存储器系统元件，其在一些实施例中包括含有诸如浮置栅极、导电纳米粒子或者点和存储介电材料的电荷存储区域的元件。多个存储器元件可以配置为使得它们串联连接或者敏感元件单独可访问。通过非限制性的例子，以NAND配置的快闪存储器系统(NAND存储器)通常包含串联连接的存储器元件。NAND存储器阵列可以配置为使得该阵列由多个串存储器组成，其中串由共享单个位线被作为一组被访问的多个存储器元件组成。可替换地，存储器元件可以配置为使得每个元件单独可访问，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以另外配置。位于基板内和/或基板上的半导体存储器元件可以按二维或者三维而布置，诸如二维存储器结构或者三维存储器结构。在二维存储器结构中，半导体存储器元件布置在单个平面中或者单个存储器系统级中。通常，在二维存储器结构中，存储器元件布置在基本平行于支撑存储器元件的基板的主表面而延伸的平面中(例如在x-z方向的平面中)。该基板可以是晶圆(wafer)，存储器元件的层形成在该晶圆上或者该晶圆中，或者其可以是在存储器元件形成之后附接到存储器元件的载体基板。作为非限制性的例子，基板可以包括诸如硅的半导体。存储器元件可以布置在排序的阵列的单个存储器系统级中，诸如在多个行和/或列中。但是，存储器元件可以排列在不规则的或者非正交的配置中。存储器元件每个可以具有两个或更多电极或者接触线，诸如位线和字线。三维存储器阵列被布置为使得存储器元件占据多个平面或者多个存储器系统级，由此形成三维中的结构(即在x、y和z方向上，其中y方向基本是竖直的并且x和z方向与基板的主表面基本平行)。作为非限制性的例子，三维存储器结构可以垂直地布置为多个二维存储系统级的堆叠。作为另一非限制性的例子，三维存储器阵列可以被布置为多个垂直的列(例如基本上垂直于基板的主表面、即在y方向上延伸的列)，每列具有在每列中的多个存储器元件。列可以按二维配置、例如在x-z平面中布置，得到具有在多个垂直堆叠的存储器平面上的元件的存储器元件的三维布置。以三维的存储器元件的其他布置也可以构成三维存储器阵列。通过非限制性的例子，在三维NAND存储器阵列中，存储器元件可以耦合在一起以形成在三个水平(例如x-z)存储器系统级内的NAND串。可替换地，存储器元件可以耦合在一起以形成穿过多个水平存储器系统级的垂直NAND串。可以想象到其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串包含跨越穿过多个存储器级的存储器元件。三维存储阵列还可以以NOR配置以及以ReRAM配置而设计。通常，在单片三维存储器阵列中，一个或多个存储系统级形成在单个基板之上。可选地，单片三维存储器阵列还可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性的例子，该基板可以包括诸如硅的半导体。在单片三维阵列中，构成该阵列的每个存储器系统级的层通常形成在该阵列的下层存储器系统级的层上。然而，单片三维存储器阵列的相邻存储器系统级的层可以被共享或者具有在存储器系统级之间的中间层。然后，再次，二维阵列可以单独形成并且然后封装在一起以形成具有多 层存储器的非单片存储器系统。例如，可以通过在分离的基板上形成存储器级然后将存储器级一个在另一个上地堆叠而构建非单片堆叠的存储器。在堆叠之前可以使基板变薄或者从存储器系统级去除基板，但是因为存储器系统级初始地形成在分离的基板上，所以得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或者三维存储器阵列(单片或者非单片的)可以形成在分离的芯片上然后封装在一起以形成堆叠芯片存储器系统。存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制的示例，存储器系统可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能的电路。此相关联的电路可以在与存储器元件系统的基板上和/或在单独的基板上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器芯片上和/或与存储器元件相同的基板上。本领域技术人员将认识到，本发明不限于所述的二维和三维示例结构，而是覆盖如在此所述的且本领域技术人员所理解的本发明的精神和范围内的所有相关存储器结构。意图以上详细描述被理解为是对本发明可以采取的所选形式的历史而不是不是对本发明的限定。意图仅仅以下权利要求书包括所有等同物限定要求保护的发明的范围。最后，应该注意，在此所述的任何优选实施例的任何方面可以单独使用或者彼此组合使用。当前第1页1 2 3 当前第1页1 2 3