本发明涉及通信数据处理技术领域，具体的涉及一种基于FPGA的信号处理卡系统。
背景技术：
随着数字信号处理技术的不断发展，通信、雷达、图像处理等领域的算法复杂度日益增加，通常在卫星通信、机载雷达、弹载雷达、图像处理系统都会使用专用的数字信号处理板卡来进行边界扫描、图像检测、目标识别等方面的数据处理。随着对信号处理的质量和实时性的要求日渐精密和严格，传统的数字信号处理板卡的板卡体积大、系统稳定性低、存储器容量小速率低、处理器间数据吞吐量小、上位机控制传输距离短传输速率低、板卡通用性差，已无法满足数字信号处理过程中算法复杂度日益增加数据量日益增大的现状。
技术实现要素：
本发明的目的即在于克服现有技术的不足，提供一种基于FPGA的信号处理卡系统，其稳定性好，数据传输及处理速度快，功耗较小，且通用性好，解决了现有技术中信号处理卡无法适应日益剧增的数据量的技术问题。
本发明的发明目的通过下述技术方案实现：
一种基于FPGA的信号处理卡系统，包括FPGA1、FPGA2和FPGA3，所述FPGA1和FPGA2的型号均为XC7VX690T-2FFG1927I，所述FPGA3的型号为XC6SLX100-2FG484I，所述FPGA1和FPGA2之间通过4组独立的GTH x4连接，每条lane的线速可达3.125Gbps，所述FPGA1和FPGA3之间通过至少20对LVDS并行连接，所述FPGA2和FPGA3之间通过至少20对LVDS并行连接，所述FPGA3可对FPGA1和FPGA2进行启动配置和在线加载，所述FPGA1还与一个FMC接口连接，所述FMC接口的LA/HA/HB信号均以LVDS差分对连接至FPGA1，每对LVDS差分链路数据率可达1.25Gbps，FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花链形式。
本发明以三个FPGA构成核心部件，其中FPGA1和FPGA2选用Virtex-7 系列的XC7VX690T-2FFG1927I，Virtex-7 FPGA采用堆叠硅互连技术（SSI）增强了最高容量，对最高系统性能进行了优化，满足大多数高端互连带宽、逻辑容量、信号处理性能的最高要求，XC7VX690T-2FFG1927I是Virtex-7中的性能较强一款FPGA，具有693,120个逻辑单元、108,300个CLB Slices、3600个DSP Slices、52,920Kb的Block RAM，80个GTH高速接口，内部有3个PCIe硬核和600个HP IO。FPGA3选用Spartan-6的XC6SLX100-2FG484I。Spartan-6 FPGA提供领先的系统集成能力，具有较高性价比和低功耗的特点。XC6SLX100-2FG484I是Spartan-6中高性能的不带GTP的一款FPGA，具有147443个逻辑单元，23038个CLB Slices，180个DSP48A1 Slices，4,824Kb的Block RAM和338个I/O接口。这三个FPGA构成本发明的核心部件，进行数据信号的处理，使本发明稳定性好，数据传输及处理速度快，功耗较小，且通用性好。
进一步的，所述FPGA1和FPGA2均外挂有至少两组DDR3缓存，每组DDR3缓存容量为2Gbyte，每组DDR3的位宽大于或等于32位，每组DDR3缓存工作时钟大于或等于400MHz，两组DDR3缓存，保障FPGA1和FPGA2具有更高的数据读取能力。
进一步的，还包括一个SRIO交换芯片，所述FPGA1和FPGA2分别通过3组独立的GTH x4通道与SRIO交换芯片连接，每条lane的线速要求至少可达5Gbps。
进一步的，所述SRIO交换芯片为CPS1848芯片，80HCPS1848CRMI是业界领先的Serial RapidIO II代交换机，具有48个lane，可配置为最多18个端口或者是12个4x端口，每个端口的最高线速率为3.125Gbps。
进一步的，本发明还包括两个光模块，所述光模块的型号为FTL410QE2C，每个光模块分别以x4全双工模式与FPGA2连接，2个光模块从前面板引出，FPGA2与每个光模块之间按照x4全双工模式进行设计，每条lane的线速率要求不低于8Gbps。
进一步的，还包括一个PowerPC，所述PowerPC的型号为T4080NXE7PQB，所述PowerPC配置有2路万兆以太网和3路千兆以太网，所述PowerPC通过2路5Gbps的2 x SRIO与SRIO交换芯片连接，所述PowerPC的Local Bus信号全部连接至FPGA3，通过FPGA3将复用的数据地址总线分离。T4080NXE7PQB具有4个PowerPC e6500内核，共享2MB的L2缓存，1MB的CoreNet平台缓存，CoreNet到各个节点的带宽可以达到1.6Tbps；集成2个64位的DDR3控制器；集成DPAA数据通道加速，对外提供多达24个SerDes lane；集成2个10GbE MAC和13个GbE MAC，3个PCIe 2.0/3.0控制器，2个Serial RapidIO 2.0控制器，2个SATA控制器，2个带PHY的USB控制器等。可根据应用环境使能相应的控制器，配置相应的高速SerDes通道。
进一步的，所述PowerPC外挂有两组DDR3控制器，每路控制器设置有64位宽的DDR3数据接口，采用8Gbit的x16 DDR3 SDRAM进行字扩展，每路提供4GB的容量，共需要使用8片DDR3芯片。
进一步的，还包括电源分配网络，用于向整板提供12V/5V工作电压。
进一步的，至少设置有8个指示灯，用于指示电源和整板的工作状态。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明以三个FPGA构成核心部件，其中FPGA1和FPGA2选用Virtex-7 系列的XC7VX690T-2FFG1927I，FPGA3选用Spartan-6的XC6SLX100-2FG484I，使本发明稳定性好，容量大，数据传输及处理速度快，功耗较小，且通用性好。FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花链形式，可避免总线竞争和阻塞，以保障本发明处理数据的高速率。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明一种实施方式的原理框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图1所示，一种基于FPGA的信号处理卡系统，包括FPGA1、FPGA2和FPGA3， FPGA1和FPGA2的型号均为XC7VX690T-2FFG1927I， FPGA3的型号为XC6SLX100-2FG484I， FPGA1和FPGA2之间通过4组独立的GTH x4连接，每条lane的线速可达3.125Gbps， FPGA1和FPGA3之间通过至少20对LVDS并行连接， FPGA2和FPGA3之间通过至少20对LVDS并行连接， FPGA3可对FPGA1和FPGA2进行启动配置和在线加载， FPGA1还与一个FMC接口连接，所述FMC接口的LA/HA/HB信号均以LVDS差分对连接至FPGA1，每对LVDS差分链路数据率可达1.25Gbps，FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花链形式，以避免总线竞争和阻塞，以保障本发明处理数据的高速率。
本发明以三个FPGA构成核心部件，其中FPGA1和FPGA2选用Virtex-7 系列的XC7VX690T-2FFG1927I，Virtex-7 FPGA采用堆叠硅互连技术（SSI）增强了最高容量，对最高系统性能进行了优化，满足大多数高端互连带宽、逻辑容量、信号处理性能的最高要求，XC7VX690T-2FFG1927I是Virtex-7中的性能较强一款FPGA，具有693,120个逻辑单元、108,300个CLB Slices、3600个DSP Slices、52,920Kb的Block RAM，80个GTH高速接口，内部有3个PCIe硬核和600个HP IO。FPGA3选用Spartan-6的XC6SLX100-2FG484I。Spartan-6 FPGA提供领先的系统集成能力，具有较高性价比和低功耗的特点。XC6SLX100-2FG484I是Spartan-6中高性能的不带GTP的一款FPGA，具有147443个逻辑单元，23038个CLB Slices，180个DSP48A1 Slices，4,824Kb的Block RAM和338个I/O接口。这三个FPGA构成本发明的核心部件，进行数据信号的处理，使本发明稳定性好，容量大，数据传输及处理速度快，功耗较小，且通用性好。
实施例2：
本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中， FPGA1和FPGA2均外挂有至少两组DDR3缓存，每组DDR3缓存容量为2Gbyte，每组DDR3的位宽大于或等于32位，每组DDR3缓存工作时钟大于或等于400MHz，两组DDR3缓存，保障FPGA1和FPGA2具有更高的数据读取能力。
实施例3：
本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，本发明还包括一个SRIO交换芯片，SRIO交换芯片为CPS1848芯片， FPGA1和FPGA2分别通过3组独立的GTH x4通道与SRIO交换芯片连接，每条lane的线速要求至少可达5Gbps。80HCPS1848CRMI是业界领先的Serial RapidIO II代交换机，具有48个lane，可配置为最多18个端口或者是12个4x端口，每个端口的最高线速率为3.125Gbps。
实施例4：
本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，本发明还包括两个光模块，所述光模块的型号为FTL410QE2C，每个光模块分别以x4全双工模式与FPGA2连接，2个光模块从前面板引出，FPGA2与每个光模块之间按照x4全双工模式进行设计，每条lane的线速率要求不低于8Gbps。
实施例5：
本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，本发明还包括一个PowerPC， PowerPC的型号为T4080NXE7PQB， PowerPC配置有2路万兆以太网和3路千兆以太网， PowerPC通过2路5Gbps的2 x SRIO与SRIO交换芯片连接， PowerPC的Local Bus信号全部连接至FPGA3，通过FPGA3将复用的数据地址总线分离。T4080NXE7PQB具有4个PowerPC e6500内核，共享2MB的L2缓存，1MB的CoreNet平台缓存，CoreNet到各个节点的带宽可以达到1.6Tbps；集成2个64位的DDR3控制器；集成DPAA数据通道加速，对外提供多达24个SerDes lane；集成2个10GbE MAC和13个GbE MAC，3个PCIe 2.0/3.0控制器，2个Serial RapidIO 2.0控制器，2个SATA控制器，2个带PHY的USB控制器等，可根据应用环境使能相应的控制器，配置相应的高速SerDes通道。另外，PowerPC还外挂有两组DDR3控制器，每路控制器设置有64位宽的DDR3数据接口，采用8Gbit的x16 DDR3 SDRAM进行字扩展，每路提供4GB的容量，共需要使用8片DDR3芯片。
实施例6：
本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，本发明还包括电源分配网络，用于向整板提供12V/5V工作电压。前机板上还至少设置有8个指示灯，用于指示电源和整板的工作状态。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。