电流断路电路、具有其的半导体器件及其操作方法与流程

相关申请的交叉引用

本申请要求2016年8月5日提交的申请号为10-2016-0100203的韩国专利申请的优先权，其整个公开内容通过引用其整体合并于此。

本发明的各种实施例总体涉及一种半导体器件，更具体地涉及一种用于半导体器件的电流断路电路、具有电流断路电路的半导体器件及其操作方法。

背景技术：

电子设备的实质发展需要更小、更高性能以及更多功能的半导体器件。然而，能执行更多功能的更小半导体器件的发展可以受到需要解决的功耗和散热问题的限制。具体地，在各种类型的使用电池提供所需能量的电子设备和电子系统的发展中，半导体器件的功耗可以是限制因素。已经提出减少以来自半导体器件的热量的形式被浪费掉的能量以及基于有限的能量供应来增加半导体器件的操作时间，减少待机模式下的不必要的功耗是重要的。有些人已经提出了包括在半导体器件中的功率门控电路，所述功率门控电路用于在待机模式下阻止电源供给各种功能块。然而，需要进一步的改进。

技术实现要素：

各种实施例针对一种用于半导体器件的改进的电源断路电路、包括该电源断路电路的半导体器件及其操作方法。电源断路电路可以在待机模式下阻断对包括在半导体器件内的内部电路的电源供给。

根据一个实施例，电流断路电路可以包括：电流断路控制电路，适用于：响应于至少一个控制信号来顺序地输出具有时间差的第一使能信号和第二使能信号；以及电流断路切换电路，适用于：响应于第一电压来输出或阻断第二电压，其中在阻断第二电压时，所述电流断路切换电路响应于第一使能信号而形成第一电流路径，以及响应于第二使能信号而形成第二电流路径。

根据一个实施例，半导体器件可以包括：功率门控电路，适用于：接收第一电压、在激活模式下将第一电压输出为第二电压，以及在待机模式下通过在输出第二电压的电路中形成具有时间差的电流路径来阻断第二电压的输出；以及内部电路，适用于：在激活模式下在作为电源的第二电压处操作。

根据一个实施例，操作电流断路电路的方法可以包括：当激活模式切换到待机模式时，将接收第一电压并且输出第二电压的第一电流断路单元和第二电流断路单元之中的第一电流断路单元耦接至接地端子；将第二电流断路单元耦接至接地端子；以及阻断第二电压的输出。

附图说明

通过参考附图详细描述其各种实施例，本发明的上述和其它特征以及优点对本发明所属领域的技术人员将变得更加明显，其中：

图1是图示根据本发明的一个实施例的包括电流断路切换电路和电流断路控制电路的电流断路电路的示图；

图2是图示根据本发明的一个实施例的图1所示的电流断路电路的示例性配置的电路图；

图3是图示根据一个实施例的图1所示的电流断路切换电路的示例性配置的框图；

图4是图示根据本发明的一个实施例的图1所示的电流断路切换电路的示例性配置的电路图；

图5是图示根据本发明的一个实施例的电流断路电路的操作的时序图；

图6是图示可以发生在电流断路电路的输出电压中的毛刺(glitch)的示图；

图7是图示根据本发明的一个实施例的半导体器件的示图；

图8是图示包括图7所示的半导体器件的半导体系统的一个实施例的框图；

图9是图示包括图7所示的半导体器件的半导体系统的另一个实施例的框图；

图10是图示包括图7所示的半导体器件的半导体系统的另一个实施例的框图；

图11是图示包括图7所示的半导体器件的半导体系统的另一个实施例的框图；

图12是图示包括图7所示的半导体器件的半导体系统的另一个实施例的框图；以及

图13是图示包括图7所示的半导体器件的半导体系统的另一个实施例的框图。

具体实施方式

以下，将参考附图详细地描述各种示例性实施例。然而，本公开可以以各种不同的形式来实施，而不应当被解释为局限于本文中所说明的实施例。相反地，这些实施例作为示例被提供以使得本公开将彻底且完整，并且将本发明的各个方面和特征充分地传达给本领域技术人员。

在附图中，为了图示方便，各种部件或组件的尺寸可以被夸大。在下面的描述中，为了简单和简洁，可以省略相关的公知功能和结构的详细解释。

也应注意，在本说明书中，“连接/耦接”不仅指一个组件直接耦接另一组件，而且指通过中间组件间接耦接另一组件。

本文中所用的术语仅用于描述特定实施例的目的，而非意在限制本发明。如本文中所用，除非上下文清楚地另外指出，否则单数形式意在也包括复数形式。

还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”在本说明书中使用时，表示所述元件的存在，但不排除一个或更多个其它元件的存在或添加。

如本文中所用，术语“和/或”包括一个或更多个相关联的列出项的任何组合和所有组合。

除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域技术人员鉴于本公开通常所理解的意思相同的意思。还将理解的是，诸如在通用词典中定义的术语应当被解释为具有与在其本公开和相关领域的环境中的意思一致的意思，而将不以理想化或过度形式化的意义来解释，除非本文中明确如此定义。

在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实施本发明。在其他情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。

还应注意，在某些情况下，对于相关领域的技术人员将明显的是，关于一个实施例描述的元件(也称为特征)可以单独使用或者与另一实施例的其它元件组合使用，除非另外具体指出。

以下，将参照附图来详细地描述本发明的各种实施例。贯穿说明书和附图，相同的附图标记指代相同的元件。

现在参考图1，根据本发明的一个实施例，提供一种电流断路电路100。

参考图1，电流断路电路100可以响应于控制信号amode、por和c_en来接收第一电压vin并且选择性地将第一电压vin输出为第二电压vout。例如，电流断路电路100可以响应于控制信号amode、por和c_en来输出第二电压vout或阻断第二电压vout。当电流断路电路100阻断第二电压vout的输出时，电流断路电路100可以通过在电流断路电路100中双重阻断电流路径来阻断第二电压vout的输出。电流断路电路100可以包括彼此可操作地耦接的电流断路控制电路110和电流断路切换电路120。电流断路控制电路110可以控制电流断路切换电路120的操作。

例如，电流断路控制电路110可以响应于控制信号amode、por和c_en来选择性地输出第一使能信号en1和第二使能信号en2。例如，电流断路控制电路110可以输出第一使能信号en1以及然后在预定时间延迟以后输出第二使能信号en2。

电流断路切换电路120可以响应于第一使能信号en1和第二使能信号en2来接收第一电压vin并且将第一电压vin输出为第二电压vout，或者阻断第一电压vin。电流断路切换电路120的电源端子通过“vdd”来表示。第一电压vin可以是外部传输电压。第二电压vout可以被供应给形成包括电流断路电路100的半导体器件的一个或更多个电路。

下面更详细地描述电流断路电路100的各个电路。

图2是图示根据本发明的一个实施例的图1所示的电流断路控制电路110的示例性配置的电路图。

参考图2，电流断路控制电路110可以响应于控制信号amode、por和c_en来输出第一使能信号en1和第二使能信号en2。在电流断路控制电路110输出第一使能信号en1以后，电流断路控制电路110可以在预定时间延迟以后输出第二使能信号en2。电流断路控制电路110可以包括第一使能信号输出电路111和延迟电路112。

第一使能信号输出电路111可以响应于控制信号amode、por和c_en来输出第一使能信号en1。延迟电路112可以在预定时间延迟以后响应于第一使能信号en1来输出第二使能信号en2。下面更详细地描述各个电路。

第一使能信号输出电路111可以包括与非门ng，所述与非门ng响应于控制信号amode、por和c_en来输出第一使能信号en1。第一使能信号输出电路111的电源端子通过“vcci”来表示。此外，第一使能信号输出电路111可以包括用于反相控制信号amode和por的反相器i1和i2。

控制信号amode、por和c_en可以分别是激活模式信号amode、上电复位信号por和芯片使能信号c_en。激活模式信号amode可以被施加以激活电流断路电路100。例如，当电流断路电路100被激活时，激活模式信号amode可以处于高电平，而当电流断路电路100被去激活时，激活模式信号amode可以转变为低电平。当能量增加时，上电复位信号por可以从低电平上升到高电平。在能量达到预期水平以后，上电复位信号por可以从高电平转变为低电平。当被施加第二电压vout的电路被选中时，芯片使能信号c_en可以处于高电平。

由于当所有输入信号处于高电平时，与非门ng输出低信号，因此第一反相器i1可以反相激活模式信号amode并且将反相的激活模式信号供应给与非门ng。第二反相器i2可以反相上电复位信号por并且将反相的上电复位信号供应给与非门ng。如上所述，当电流断路电路100被激活时，第一使能信号en1和第二使能信号en2可以被输出在高电平，并且电流断路切换电路120可以响应于第一使能信号en1和第二使能信号en2来阻断第二电压vout的输出。电流断路控制电路110的与非门ng可以输出具有高电平的第一使能信号en1，使得第一使能信号en1和第二使能信号en2可以被输出在高电平。

被输入至与非门ng的信号中的至少一个信号可以是处于低电平，使得第一使能信号en1可以被输出在高电平。因此，第一反相器i1和第二反相器i2可以分别用于反相激活模式信号amode和上电复位信号por，并且将分别反相的信号施加到电流断路控制电路110的与非门ng。例如，第一反相器i1可以反相激活模式信号amode并且将反相的激活模式信号传输到与非门ng，而第二反相器i2可以反相上电复位信号por并且将反相的上电复位信号传输到与非门ng。因此，当激活模式信号amode具有高电平时，电流断路控制电路110可以输出高电平的第一使能信号en1，而不管上电复位信号por和芯片使能信号c_en如何。

当高电平的第一使能信号en1被馈送至延迟电路112时，延迟电路112可以在预定时间延迟以后输出高电平的第二使能信号en2。因此，延迟电路112可以接收第一使能信号en1并且输出带时间延迟并具有与第一使能信号en1相同的逻辑信号的第二使能信号en2。延迟电路112可以包括各种类型的时间延迟电路。例如，延迟电路112可以包括串联耦接的一个或更多个反相器。时间延迟可以通过反相器的数量来控制。因此，组成延迟电路112的反相器的数量可以鉴于在如图1所示的输出第二电压vout的节点中发生毛刺的时间来确定。

图3是详细地图示根据本发明的一个实施例的图1所示的电流断路切换电路120的框图。

参考图3，电流断路切换电路120可以响应于第一使能信号en1和第二使能信号en2来选择性地形成电流路径以将第一电压vin输出为第二电压vout或阻断第一电压vin。例如，电流断路切换电路120可以包括耦接在电源端子vdd和接地端子vss之间的多个电流断路单元cb1和cb2以及多个使能单元ec1和ec2。电流断路单元cb1中的每个和使能单元ec1中的每个可以形成一对。此外，电流断路单元cb2中的每个和使能单元ec2中的每个可以形成一对。每对电流断路单元cb1和使能单元ec1可以串联耦接在电源端子vdd和接地端子vss之间。此外，每对电流断路单元cb2和使能单元ec2可以串联耦接在电源端子vdd和接地端子vss之间。

电流断路单元cb1和cb2可以包括第一电流断路单元cb1和第二电流断路单元cb2，而使能单元ec1和ec2可以包括第一使能单元ec1和第二使能单元ec2。第一电流断路单元cb1和第一使能单元ec1可以形成对，而第二电流断路单元cb2和第二使能单元ec2可以形成对。第一电流断路单元cb1和第二电流断路单元cb2可以交替布置并且串联耦接，并且第一使能单元ec1和第二使能单元ec2可以交替布置并且彼此串联耦接。换言之，第一电流断路单元cb1可以布置在第二电流断路单元cb2之间，而第一使能单元ec1可以布置在第二使能单元ec2之间。

第一电流断路单元cb1和第二电流断路单元cb2可以耦接到电源端子vdd，而第一使能单元ec1和第二使能单元ec2可以耦接到接地端子vss。第一电流断路单元cb1和第一使能单元ec1可以响应于第一使能信号en1而在电源端子vdd和接地端子vss之间形成电流路径或阻断电流路径。第二电流断路单元cb2和第二使能单元ec2可以响应于第二使能信号en2而在电源端子vdd和接地端子vss之间形成电流路径或阻断电流路径。

第一电压vin可以被施加到第一电流断路单元cb1和第二电流断路单元cb2中最先的电流断路单元，而第二电压vout可以从第一电流断路单元cb1和第二电流断路单元cb2中最后的电流断路单元输出。第一电压vin可以是大于0v的正电压。当第二电流断路单元cb2是奇数而第一电流断路单元cb1是偶数时，第一电压vin可以被施加到最先的第二电流断路单元cb2。当与最先的第二电流断路单元cb2形成一对的第二使能单元ec2被去激活时，最先的第二电流断路单元cb2可以将电压供应给到第一电流断路单元cb1中最先的第一电流断路单元cb1。当与最先的第二电流断路单元cb2形成一对的第二使能单元ec2被激活时，电流路径可以在第一个第二电流断路单元cb2和第一个第二使能单元ec2之间形成，而且第一电流断路单元cb1中的最先的第一电流断路单元cb1的输入端子可以被放电。换言之，第一电流断路单元cb1的输入端子的电平可以降低到0v。第一使能单元ec1可以响应于第一使能信号en1来同时操作，而且第二使能单元ec2可以响应于第二使能信号en2来同时操作。第一电流断路单元cb1和第二电流断路单元cb2可以响应于第一使能单元ec1或第二使能单元ec2的操作来同时操作。

下面更加详细地描述上述的电流断路切换单元120。

图4是详细地图示根据本发明的一个实施例的图1所示的电流断路切换电路120的电路图。

上面参考图3描述了在第一电流断路单元cb1和第二电流断路单元cb2以及第一使能单元ec1和第二使能单元ec2之间的连接关系。因此，其与图4有关的描述将不再重复。

参考图4，第一电流断路单元cb1和第二电流断路单元cb2可以以彼此相同的方式来配置，而第一使能单元ec1和第二使能单元ec2也可以以彼此相同的方式来配置。将详细地描述在第一电流断路单元cb1和第二电流断路单元cb2前面的第二电流断路单元cb2以及在第一使能单元ec1和第二使能单元ec2前面的第二使能单元ec2。

第二电流断路单元cb2可以以与反相器相同的方式来配置。例如，第二电流断路单元cb2可以包括在电源端子vdd和第二使能单元ec2之间串联耦接的第一开关s1和第二开关s2。第一开关s1可以是pmos晶体管，而第二开关s2可以是nmos晶体管。第一开关s1和第二开关s2的栅极可以耦接到同一节点。第一开关s1的第一端子(即，源极)可以耦接到电源端子vdd，而其第二端子(即，漏极)可以耦接到第一节点n1。第二开关s2的第一端子(即，漏极)可以耦接到第一节点n1，而其第二端子(即，源极)可以耦接至第二使能单元ec2。与第一开关s1和第二开关s2的栅极共同耦接的节点可以是第二电流断路单元cb2的输入端子。连接在第一开关s1和第二开关s2之间的节点可以是第二电流断路单元cb2的输出端子。

由于所述配置的第一电流断路单元cb1和第二电流断路单元cb2彼此交替耦接，因此第二电流断路单元cb2的输出端子可以是下一个第一电流断路单元cb1的输入端子，而第一电流断路单元cb1的输出端子可以是下一个第二电流断路单元cb2的输入端子。例如，第二电流断路单元cb2的输出端子可以是第一节点n1，第一节点n1可以是第一电流断路单元cb1的输入端子，而第一电流断路单元cb1的输出端子可以是节点n2。因此，第一电压vin可以被施加到在前面布置的第二电流断路单元cb2的输入端子，而第二电压vout可以经由最后的第一电流断路单元cb1的输出端子来输出。尽管在图4中未示出，放电电路还可以耦接到第一节点n1和第二节点n2。放电电路(未示出)可以用于将第一节点n1和第二节点n2重置到低电平。因此，第二电压vout可以同步于第一电压vin而输出。

第二使能单元ec2可以包括第三开关s3。第三开关s3可以是耦接在第二开关s2和接地端子vss之间的nmos晶体管，并且响应于第二使能信号en2来导通或关断。当第二使能信号en2处于高电平时，第二使能单元ec2可以被激活。当第二使能单元ec2被激活时，电流路径可以形成在包括在第二电流断路单元cb2内的第二开关s2的源极和接地端子vss之间，使得当第二开关s2导通时可以防止放电节点的电势增加。此外，当第一使能信号en1处于高电平时，第一使能单元ec1可以被激活，使得电流路径可以形成在包括在第一电流断路单元cb1内的第二开关s2的源极和接地端子vss之间。因此，当第二开关s2导通时，可以防止放电节点的电势增加。通过设置第一使能信号en1被激活在高电平的时间和第二使能信号en2被激活在高电平的时间之间的时间差，可以防止由于第一开关s1的泄露lk引起的发生在第二电压vout中的毛刺所导致的缺陷。

下面参考上述电路来描述电流断路电路100的操作。

图5是图示根据本发明的一个实施例的图1的电流断路电路100的操作的时序图。

参考图5，在上电操作期间(在t1之前的时段)，激活模式信号amode可以被去激活，并且上电复位信号por、芯片使能信号c_en以及第一使能信号en1和第二使能信号en2的电平可以逐渐增加。

当上电操作完成并且芯片使能信号c_en的电平转变为高电平时(t1)，上电复位信号por以及第一使能信号en1和第二使能信号en2可以同时转变为低电平，且第一电压vin和第二电压vout的水平可以逐渐增加。更具体地，当上电复位信号por和激活模式信号amode处于低电平而芯片使能信号c_en处于高电平时，由于高信号被输入到如图2所示的与非门ng的所有输入端，因此第一使能信号en1和第二使能信号en2两者都可以转变为低电平。此外，尽管第一电压vin早于第二电压vout开始增加，但是第二电压vout也可以在第一电压vin和第二电压vout之间几乎没有时间差(t1-t2)的情况下通过电流断路切换电路120而增加。在t1-t2时段期间，芯片使能信号c_en的电平还可以增加，达到目标电平并且保留在目标电平直到t1-t2时段结束。

在待机模式开始前(在t2)，第一电压vin可以降为0v，芯片使能信号c_en可以降为0v，而第一使能信号en1可以从低转变为高，使得第二电压vout可以降为0v。因为第二使能信号en2由于在第一使能信号en1和第二使能信号en2之间的时间差而被延迟，所以第二使能信号en2可以维持低电平。当第一使能信号en1首先转变为高而第二使能信号en2处于低电平时，仅有第一使能单元ec1可以被激活，而第二使能单元ec2被去激活。结果，第二节点n2可以首先被放电。在t3处，第二使能信号en2和激活模式信号amode可以被激活在高电平，使得待机模式可以被激活。

下面将参考图6来描述在第一使能信号en1被激活后预定时间的延迟(t2-t3时段)以后，第二使能信号en2被激活的理由。

图6是图示在图1的电流断路电路100的输出电压vout中可能发生的毛刺的示图。

图6示出了其中第一使能信号en1和第二使能信号en2同时转变为高的情况。由于第一使能单元ec1和第二使能单元ec2同时被激活，因此电流路径可以同时形成在第一电流断路单元cb1和第二电流断路单元cb2与第一使能单元ec1和第二使能单元ec2之间。由于电流路径同时形成在第一电流断路单元cb1和第二电流断路单元cb2与接地端子vss之间，因此如图4所示的泄露lk可以发生在第一开关s1中，而第一节点n1和第二节点n2的电压可以临时增加。因此，第二电压vout中的毛刺gc(即，临时增加)可以发生在t2-t3时段。

当毛刺gc发生时，电压可以临时增加而导致在电压需要被阻断的待机模式下增加功耗。为了避免这种毛刺，可以在第一使能信号en1被激活后预定时间的延迟以后，激活第二使能信号en2，如图5所示。

再次参考图5，t2-t3时段可以考虑毛刺gc可能发生的时间来设定。例如，可以在半导体器件的测试操作期间测量毛刺gc可能发生的时间，并且时间点t3可以基于测量到的时间来设定，使得其是在测量到的毛刺gc可能发生的时间以后。因此，第二使能信号en2在毛刺gc可能发生的时间以后的时间点t3处被激活。由于第一使能信号en1和第二使能信号en2两者仅在毛刺gc可能发生的点后的时间点t3以后都被激活，因此第二电压vout可以稳定地降低。因此，激活模式信号amode可以被激活使得待机模式可以从时间点t3被激活。

当待机模式被解除并且再次切换到激活模式时，可以在第一使能信号en1和第二使能信号en2之间形成时间差。例如，当待机模式结束并且基本改变为激活模式时，芯片使能信号c_en可以从低转变为高(t4)。随后，在待机模式基本结束的时间点t5处，激活模式信号amode与第一使能信号en1和第二使能信号en2全都可以从高转变为低。由于激活模式从时间点t5开始，因此第一电压vin和第二电压vout可以再次升高。

当激活模式结束以及再次切换到待机模式时，t6-t7时段可以以与上述t2-t3时段相同的方式来定义。

如上所述，由于供应到包括在半导体器件内的内部电路的电压(例如，第二电压vout)在待机模式中被可靠地阻断，因此可以降低半导体器件的功耗。

如图1所示的上述电流断路电路100的模式改变允许电流断路电路100被用于反复供应和阻断电压的各种设备。下面将描述其一个实施例。

图7是图示根据本发明的一个实施例的半导体器件1000的示图。

参考图7，半导体器件1000可以包括功率门控电路130和内部电路140。功率门控电路130可以在激活模式下将第二电压vout供应到内部电路140，而在待机模式下停止供应第二电压vout。功率门控电路130可以包括上述电流断路电路100。

内部电路140可以包括使用第二电压vout作为电压源的各种类型的电路。例如，内部电路140可以包括执行各种操作的控制逻辑。

如上所述，当电流断路电路100从激活模式切换到待机模式时，供应到内部电路140的第二电压vout可以在没有毛刺的情况下被阻断以阻止不必要的电压消耗。

图8是图示包括图7所示的半导体器件1000的半导体系统10000的一个实施例的框图。

参考图8，示出了图7所示的半导体器件1000被包括在半导体系统10000内的实施例。半导体系统10000可以实施为移动电话、智能手机、平板pc、个人数字助理(pda)或无线通信设备。半导体系统10000可以包括半导体器件1000、处理器1100、显示器1200、无线电收发机1300、输入设备1400以及用于控制半导体器件1000的操作的控制器1500。控制器1500可以在处理器1100的控制下来控制半导体器件1000的数据访问操作，例如编程操作、擦除操作或读取操作。

控制器1500可以控制由半导体器件1000编程的数据显示在显示器1200上。

无线电收发机1300可以经由天线ant来发射或接收无线信号。例如，无线电收发机1300可以将经由天线ant接收的无线信号改变为能被处理器1100处理的信号。因此，处理器1100可以处理从无线电收发机1300接收的信号并将处理的信号传输到控制器1500或显示器1200。控制器1500可以将被处理器1100处理的信号编程进半导体器件1000。此外，无线电收发机1300可以将从处理器1100接收的信号改变为无线信号并经由天线ant将改变的无线信号输出到外部设备。用于控制处理器1100的操作的控制信号或待由处理器1100处理的数据可以经由输入设备1400来输入。输入设备1400可以实施为诸如触摸屏和电脑鼠标、小键盘和键盘的定点设备中的至少一种。处理器1100可以控制显示器1200的操作使得从控制器1500接收的数据、从无线电收发机1300接收的数据以及从输入设备1400接收的数据中的至少一种可以显示在显示器1200上。

根据一个实施例，被设计为控制半导体器件1000的操作的控制器1500可以形成为处理器1100的一部分。在另一实施例中，控制器1500可以形成为独立于处理器1100的芯片。

图9是图示包括图7所示的半导体器件1000的半导体系统20000的另一个实施例的框图。

参考图9，半导体系统20000可以实施为个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。

半导体系统20000可以包括半导体器件1000、处理器2100、输入设备2200、显示器2300以及控制半导体器件1000的数据处理操作的控制器2400。

处理器2100可以响应于经由输入设备2200接收的数据来将储存在半导体器件1000内的数据显示在显示器2300上。例如，输入设备2200可以实施为诸如触摸屏或电脑鼠标、小键盘和键盘的定点设备中的至少一种。

处理器2100可以控制半导体系统20000的常规操作和控制器2400的操作。根据一个实施例，用于控制半导体器件1000的操作的控制器2400可以形成为处理器2100的一部分。在另一个实施例中，控制器2400可以形成为独立于处理器2100的芯片。

图10是图示根据本发明的一个实施例的包括图7所示的半导体器件1000的半导体系统30000的框图。

参考图10，半导体系统30000可以实施为存储卡或智能卡。半导体系统30000可以包括半导体器件1000、控制器3100以及卡接口3200。

控制器3100可以控制在半导体器件1000和卡接口3200之间的数据交换。根据一个实施例，卡接口3200可以是但不限于安全数字(sd)卡接口或多媒体卡(mmc)接口。

卡接口3200可以根据主机33000的协议，在主机33000和控制器3100之间交互数据交换。根据一个实施例，卡接口3200可以支持通用串行总线(usb)协议和芯片间(ic)-usb协议。卡接口3200可以指支持由主机33000使用的协议的硬件、安装在该硬件上的软件或信号传输方法。

当半导体系统30000耦接到主机33000(诸如pc、平板pc、数码相机、数字音频播放器、移动电话、电子游戏机硬件或数字机顶盒)的主机接口3500时，微处理器(μp)3400可以控制主机接口3500经由卡接口3200和控制器3100来执行与半导体器件1000的数据通信。

图11是图示根据本发明的一个实施例的包括图7所示的半导体器件1000的半导体系统40000的框图。

参考图11，半导体系统40000可以实施为图像处理器，例如，数码相机、设置有相机的移动电话、设置有数码相机的智能手机或设置有数码相机的平板pc。

半导体系统40000可以包括半导体器件1000、处理器4100、图像传感器4200、显示器4300以及控制器4400，其中控制器4400用于控制半导体器件1000的数据处理操作，例如，编程操作、擦除操作和读取操作中的至少一种。

半导体器件40000的图像传感器4200可以将光学图像转换为数字信号，并且转换的数字信号可以被传输到处理器4100。处理器4100可以控制转换的数字信号被显示在显示器4300上或经由控制器4400而被储存在半导体器件1000内。此外，处理器4100或控制器4400可以控制储存在半导体器件1000内的数据被显示在显示器4300上。

根据一个实施例，控制半导体器件1000的操作的控制器4400可以形成为处理器4100的一部分。在另一个实施例中，控制器4400可以形成为独立于处理器4100的芯片。

图12是图示包括图7所示的半导体器件1000的半导体系统50000的另一个实施例的框图。

参考图12，半导体系统50000可以包括半导体器件1000以及能控制半导体器件1000的操作的中央处理单元(cpu)5100。另外，半导体系统50000可以包括通过内部总线5010可操作地耦接到cpu的接口5200、错误校正码(ecc)块5300、主机接口5400以及存储器件5500。

存储器件5500可以用作cpu5100的操作存储器。存储器件5500可以包括非易失性存储器(诸如只读存储器(rom))或易失性存储器件(诸如静态随机存取存储器(sram))。

主机host可以可操作地耦接到半导体系统50000。主机host可以经由接口5200和主机接口5400来执行与半导体器件1000的数据通信。cpu5100可以控制ecc块5300来检测包括在经由接口5200从半导体器件1000接收的数据中的错误比特位，并且经由主机接口5400将错误校正的数据传输到主机host。

cpu5100可以经由总线5010来控制在接口5200、ecc块5300、主机接口5400和存储器件5500之间的数据通信。

半导体系统50000可以实施为快闪存储器驱动器、usb存储器驱动器、ic-usb存储器驱动器或记忆棒。

图13是图示包括图7所示的半导体器件1000的半导体系统60000的另一个实施例的框图。

参考图13，半导体系统60000可以实施为数据处理设备(诸如固态驱动器(ssd))。

半导体系统60000可以包括多个半导体器件1000、能控制各个半导体器件1000的数据处理操作的控制器6100、易失性存储(vm)器件6300(诸如动态随机存取存储器(dram))以及将在控制器6100和主机6400之间交换的数据储存在易失性存储器件6300内的缓冲器管理器6200。

根据一个实施例，由于在待机模式下可以可靠地阻断被供应到包括在半导体器件内的内部电路的能量，因此可以降低半导体器件的功耗。

对本领域技术人员明显的是，在不脱离本发明的精神和范围的情况下，可以对上述本发明的示例性实施例做出各种修改。因此，如果这种修改落入所附权利要求及其等同物的范围内，本发明意在涵盖所有这样的修改。