一种构造行为激励的数据处理方法及系统与流程

本发明涉及芯片设计技术领域,具体地说是一种构造行为激励的数据处理方法及系统。

背景技术：

随着芯片制作的工艺技术以及芯片应用领域的不断发展，其复杂度不断提高。相对应的，对芯片仿真验证工作的要求也在不断提高，需要进行仿真验证的功能点越来越繁复。为了尽可能地减少验证工程师在构造底层激励时大量重复而容易出错的工作，在系统级验证和模型验证的阶段，基于行为级描述的验证更为合适。

与行为级相对应的就是rtl(registertransferlevel，寄存器级)。rtl指的是用寄存器这一级别的描述方式来描述电路的数据流方式。而行为级指的是仅仅描述电路的功能而不用考虑对应电路实现。两者的区别在于用寄存器级的描述可以进行更加准确可靠的设计，而行为级描述的验证，特别是功能验证，可以明显地降低构造激励的复杂度和工作量。

现有的芯片验证流程中，按照实现的层次，行为级验证有两种。一种是完全的抽象化的行为级验证，通过基于行为级的描述语言(比如c/c++)构造激励。另一种是依然采用verilog语言，通过verilog的行为级描述来构造激励。具体到对数据的处理而言，用比如c++之类的抽象化程度较高的语言，可以使用特有的抽象化的数据结构来定义一些不需要位宽限制的数据。而verilog做不到这一点，虽然verilog的行为级描述语法中可以定义不带位宽信息的数值，但一旦需要与rtl设计接口发生交互(比如注入激励)，验证人员就不得不考虑位宽限制。也就是说，在涉及到数据的激励描述中，用verilog实现的行为级描述更像是简单地把寄存器级描述翻译了一下，还是需要按照接口位宽和时钟周期进行每一拍的描述，无法真正体现出行为级验证的优势。

技术实现要素：

为克服现有技术存在的用verilog语言无法实现行为级验证优势的不足，本发明的目的在于提供一种构造行为激励的数据处理方法及系统，能够明显降低构造激励的复杂度，发挥行为级验证的优势。

本发明解决其技术问题所采用的技术方案是：一种构造行为激励的数据处理方法，包括以下步骤：

在行为级数据端设置数据fifo；

在rtl数据端定义接口fifo；

在数据fifo与接口fifo之间设置缓存寄存器及相应的存取数据逻辑，进行行为级数据端与rtl数据端的数据传输。

进一步地，所述数据fifo的宽度为待验证芯片的存取位数，数据fifo的宽度与深度的乘积为行为级数据端数据接口的宽度。

进一步地，按照数据fifo的宽度，把事务级数据按照从低位到高位的顺序输入数据fifo中。

进一步地，所述接口fifo的深度与数据fifo的宽度一致，接口fifo的宽度与数据fifo的深度一致。

进一步地，缓存寄存器数据接口的宽度为数据fifo的宽度与数据fifo深度的乘积；传输数据时，缓存寄存器按照读数据逻辑从数据fifo中读取数据，按照存数据逻辑把数据存入接口fifo。

进一步地，所述缓存寄存器的存数据操作按照rtl数据端的数据接口时序周期进行，读数据操作和存数据操作交替进行。

进一步地，所述数据fifo有多个，当一个数据fifo存满时，用下一个fifo继续存储数据；所述接口fifo的个数与数据fifo的个数相同。

一种构造行为激励的数据处理系统，包括数据fifo模块、数据传输模块和接口fifo模块；所述数据fifo模块设置在行为级数据单元中，数据fifo模块的数据输入端连接事务级数据接口，数据输出端连接数据传输模块的数据输入端；所述接口fifo模块设置在rtl数据单元中，接口fifo模块的数据输入端连接数据传输模块的数据输出端。

进一步地，所述数据fifo模块的数据接口宽度与深度的乘积、所述数据传输模块的数据接口宽度和所述接口fifo模块的数据接口宽度与深度的乘积均为事务级数据接口的宽度。

采用本发明的技术手段获得的有益效果有：

1、通过verilog行为级描述的语法，分别构造数据fifo、fifo接口和缓存寄存器，使数据从行为数据端传输至rtl数据端，实现了行为级描述的激励到寄存器级描述的设计之间数据的直接使用，无需添加额外的数据接口或高级语言，降低了构造激励的复杂度和工作量，充分发挥行为级验证的优势。

2、使数据fifo的宽度固定，相应的缓存寄存器宽度以及接口fifo的深度也会固定，且数据fifo的宽度与待验芯片的存取位数相同，这样设置避免数据fifo宽度增加造成资源的浪费，数据fifo宽度减小造成数据存取不完全的情况，同时使设计更加简单。

3、将数据fifo的数量设置为多个，当需要处理的数据位数较大时，调用另外的数据fifo，实现本方法的通用性，能够满足实际应用中大数据位数的需求。

附图说明

图1是本发明的方法流程图；

图2是利用本方法的数据传输路径示意图；

图3是本发明的系统机构示意图。

具体实施方式

为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

在芯片仿真验证中，本发明针对使用verilog语言构造行为级验证遇到的数据问题，用verilog语言构造一个虚拟的数据结构，用来实现行为级描述的激励到寄存器级描述的设计之间数据的直接使用。

如图1所示，本发明的一种构造行为激励的数据处理方法，包括以下步骤：

s1，在行为级数据端设置数据fifo；

s2，在rtl数据端定义接口fifo；

s3，在数据fifo与接口fifo之间设置缓存寄存器及相应的存取数据逻辑，进行行为级数据端与rtl数据端的数据传输。

将行为级数据端原本用来声明和存放数据的寄存器替换为数据fifo(firstinputfirstoutput，先入先出队列)，并将数据fifo的宽度和深度固定，且数据fifo的宽度为待验证芯片的存取位数，数据fifo的宽度与深度的乘积为行为级数据端数据接口的宽度。这样设计简化了工作流程，并且使数据fifo的数据接口得到充分利用，避免浪费。

利用行为级激励给数据赋值时，按照数据fifo的宽度，把事务级数据从低位到高位打入数据fifo中去，直到所有数据都已经存入fifo或者fifo已存满。因为是用于验证的行为级描述，数据fifo的存取操作不需要考虑时序问题。用阻塞赋值的方式保证数据的顺序即可，不需要时钟信息，提高数据传输效率。

接口fifo的宽度与数据fifo的深度相一致，接口fifo的深度与数据fifo的宽度相一致。这样设置使接口fifo宽度与深度的乘积跟数据fifo宽度与深度的乘积相等，即接口fifo与数据fifo能够存取的数据量是相同的。接口fifo的数据操作需要按照rtl数据端的数据接口的时序进行，传输数据时按照rtl数据端的数据接口的时钟周期发送。

缓存寄存器的宽度为数据fifo的宽度与接口宽度的乘积，在传输数据时，先从数据fifo中读取数据，然后把数据存入接口fifo中。其中对数据fifo取数据的操作不需要时钟控制，对接口fifo存数据的操作为了避免与接口fifo发送数据项冲突，必须按照rtl数据端的数据接口时钟周期进行。因此，缓存寄存器存数据和取数据的操作需交替进行，不能同时。

直接使用数据fifo的宽度与接口宽度的乘积来作为缓存寄存器宽度是为了实现简单(理论上采用位宽较小的寄存器加上移位的组合逻辑也能实现同样的功能)。如果数据fifo的接口宽度增加，相应的缓存寄存器宽度以及接口fifo深度也会增加，为了减少不必要的浪费，因此对于数据宽度的选择尽可能不要太大。

实际应用中，可能会遇到一次性处理位数大到无法估量的数据，可以增加一组逻辑，当数据fifo存满之后，利用另外的fifo继续存。相应的，后续的取数据的操作也需要加上一组逻辑，当fifo为空之后，调用下一个fifo继续取。且接口fifo的数量也要相应的增加到与数据fifo相同。

利用上述方法，芯片验证过程中的数据传输路径如图2所示，数据fifo从事务级数据中获取数据，顺序输入到fifo中，缓存寄存器按照读数据逻辑从数据fifo中读取数据，按照存数据逻辑把数据存入接口fifo，从而实现行为级描述的激励到寄存器级描述的设计之间数据的直接使用，无需添加额外的数据接口或高级语言，降低了构造激励的复杂度和工作量，充分发挥行为级验证的优势。

其中读数据逻辑和存数据逻辑，在设计代码中可以理解为有特定功能的代码，在设计网表里可以理解为实现特定功能的电路，即一种标准实现方法，属于现有技术。

如图3所示，本发明的一种构造行为激励的数据处理系统，包括数据fifo模块1、数据传输模块2和接口fifo模块3；数据fifo模块1设置在行为级数据单元中，数据fifo模块1的数据输入端连接事务级数据接口，数据输出端连接数据传输模块2的数据输入端；所述接口fifo模块3设置在rtl数据单元中，接口fifo模块3的数据输入端连接数据传输模块的数据输出端。

数据fifo模块1的数据接口宽度与深度的乘积、所述数据传输模块2的数据接口宽度和所述接口fifo模块3的数据接口宽度与深度的乘积均为事务级数据接口的宽度。

以上所述只是本发明的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也被视为本发明的保护范围。